Die Shot 분석 ② Raptor Lake·AMD Zen 2(Matisse·Rome)·Apple M1: Die와 Package의 경계

TL;DR

• Raptor Lake는 P-core, 4개 E-core가 shared L2를 공유하는 cluster, LLC와 ring을 한 die 안에 둔다. shared L2는 공식 구조지만, cluster가 placement, clock, power의 구현 경계인지는 공개 자료로 확정할 수 없고 physical hierarchy 후보로 읽어야 한다.
• AMD Zen 2의 Matisse·Rome 구현은 compute와 I/O의 경계를 실제 die 경계로 옮긴다. 작은 7nm CCD는 core와 L3에 집중하고, client 또는 server I/O die는 memory, PCIe와 fabric을 맡는다.
• Apple M1은 공식 보도 이미지에서 중앙 SoC die와 memory가 같은 custom package substrate에 인접한 topology를 보여준다. 이 글은 해당 이미지를 삽입하지 않으며, Apple Newsroom 링크를 package 사례 확인용으로만 제공한다.
• 공통 결론은 하나다. Physical Design의 핵심은 block을 잘 배치하는 데서 끝나지 않고, hierarchy와 process, die, package 중 어디에 경계를 둘지 결정하는 데 있다.

Die Shot 분석 시리즈 · ① Intel 80486·Sandy Bridge · ② Raptor Lake·AMD Zen 2(Matisse·Rome)·Apple M1 · ③ NVIDIA GP100·PS5·Micron DRAM (예정)

좋은 floorplan은 block을 빈 공간에 맞추는 작업이 아니다. 가장 비싼 통신과 가장 위험한 전력 경로가 넘지 않아도 될 경계를 먼저 고르는 작업이다.

앞선 1부에서는 사진의 층과 반복 패턴을 확인하고, Intel 80486과 Sandy Bridge를 통해 설계 방법론과 monolithic 통합이 실리콘에 어떻게 남는지 읽었다. 이번 2부는 한 단계 더 나아가 기능 hierarchy가 die 내부에 머물 때, 실제 silicon boundary를 넘을 때, package topology까지 확장될 때 무엇이 달라지는지 비교한다.

독자가 얻어야 할 실무 결과도 분명하다. PD 엔지니어는 공개 die 사진과 공식 문서를 대조해 partition과 interface의 후보를 설명할 수 있어야 하고, 아키텍트와 package 엔지니어는 어떤 경계가 wire, power, test, yield 비용을 다른 층으로 이동시키는지 판단할 수 있어야 한다.

1. 세 제품군을 읽는 프레임: hierarchy, process, package의 경계

Raptor Lake, AMD Zen 2의 Matisse·Rome 구현, Apple M1은 모두 compute engine과 memory hierarchy를 다루지만 같은 방식으로 통합하지 않는다. Raptor Lake는 서로 다른 core를 한 die의 ring과 LLC 안에 묶고, Matisse와 Rome은 compute CCD와 I/O die를 분리하며, M1은 SoC die와 memory의 거리를 custom package 수준에서 줄인다.

이 차이를 읽기 위해 세 종류의 경계를 구분한다. Hierarchy 경계는 placement, CTS, power switching, timing model을 반복 가능한 단위로 자르는 선이고, process 경계는 서로 다른 기능을 어떤 제조 공정에 남길지 정하는 선이며, package 경계는 bump, substrate route, memory 배치, 열과 test 책임을 나누는 선이다.

직접 관찰은 사진의 반복, 대칭, 상대 면적, die 외곽과 macro의 질감처럼 픽셀 자체가 보여주는 범위다. 근거 있는 추론은 공식 core 수, cache 공유 구조, interconnect, memory와 I/O 사양을 대조해 가장 가능성 높은 물리 단위를 설명하는 단계다.

단정할 수 없는 것은 실제 utilization, congestion, IR drop, clock skew, thermal map, timing slack, fuse 상태와 내부 net topology다. 공개 사진이 polysilicon인지 top metal인지 backside IR인지 확인하지 않고 이 항목을 말하면, 관찰이 아니라 상상이 된다.

이 프레임은 두 가지 판단에 쓰인다. 첫째, 논리 block을 어떤 physical hierarchy와 power domain으로 묶을지 결정하고, 둘째, on-die wire를 package link로 바꿨을 때 줄어드는 비용과 새로 생기는 비용을 비교한다.

2. Raptor Lake: cache hierarchy가 physical hierarchy가 되는 지점

직접 관찰: 사진 자체에서는 크기가 다른 직사각형 반복 영역, 규칙적인 array 형태의 영역, 긴 edge macro 후보가 서로 다른 크기와 질감으로 나타난다. 위아래에는 유사한 반복 배치가 있고 중앙에는 길게 이어지는 띠 모양 영역이 있지만, 이 단계에서는 어느 영역도 core, cache 또는 fabric으로 확정하지 않는다.

사진의 annotation을 그대로 공식 명칭으로 받아들이면 안 된다. 다만 Intel의 공식 자료는 i9-13900K를 8 P-core와 16 E-core, 총 24 core와 32 thread 구성으로 설명하고, IA Cores Level 1 and Level 2 Caches 문서는 8P+16E 제품군에서 4개 E-core가 4MB L2를 공유한다고 명시한다. 따라서 큰 block 8개와 네 개씩 묶인 작은 core cluster 4개라는 community map은 공식 사양과 구조적으로 일치하지만, 정확한 물리 경계와 block label 자체는 비공식 분석이다.

근거 있는 추론: 공식적으로 확인되는 shared L2 구조는 4개 E-core와 L2 사이의 locality를 보존해야 한다는 제약을 만든다. 이 때문에 cluster는 placement와 timing abstract의 유력한 physical hierarchy 후보지만, 공개 사진과 사양만으로 실제 clock tree 경계나 power domain granularity까지 확정할 수는 없다.

Intel 문서는 ring interconnect가 core, graphics와 system agent를 연결하고 LLC와 연계된다고 설명한다. community annotation이 제시한 중앙 slice와 compute block의 순서를 해석할 때 핵심은 사진 속에서 하나의 굵은 ring 선을 찾는 것이 아니라, 각 agent가 반복 가능한 stop과 cache adjacency를 가지도록 배치됐는지 묻는 것이다.

Memory와 PCIe의 physical layer, display PHY 같은 analog I/O는 package escape와 ESD 제약 때문에 die edge와 bump 위치의 영향을 크게 받는다. 반면 media engine과 display control logic은 digital block이므로 반드시 edge를 요구하지 않으며, GPU·fabric·display PHY와의 traffic locality와 전력 격리가 placement를 좌우할 수 있다.

하이브리드 core, GPU와 media의 activity profile은 workload에 따라 transient와 sustained load의 조합이 달라진다. 어느 block이 항상 burst 또는 지속 부하를 만든다고 고정할 수 없으므로, PDN은 평균 전력뿐 아니라 여러 workload에서 위치와 시간에 따른 동시 switching을 검증해야 한다.

단정할 수 없는 것: 사진만으로 P-core가 실제 hotspot인지, 중앙 fabric이 혼잡했는지, 위아래 mirror가 clock skew를 줄이기 위한 의도였는지는 알 수 없다. 그런 결론에는 routed database, power vector, package model과 silicon 측정이 필요하다.

3. AMD Zen 2 Matisse CCD: 선단 공정을 compute와 L3에 집중하다

직접 관찰: Matisse에 사용된 Zen 2 CCD에는 좌우로 대응하는 두 개의 큰 반복 영역과 그 안의 더 작은 반복 구조, 넓고 규칙적인 memory array 후보가 보인다. backside IR 사진이므로 상부 metal routing을 직접 보는 것이 아니며, 밝기와 색 차이를 실제 배선 밀도로 바꿔 읽어서는 안 된다.

AMD의 공개 구조와 대조하면 CCD 하나는 두 CCX로 나뉘고, 각 CCX는 최대 4 core와 16MB L3를 가진다. 사진의 대칭은 이 논리 hierarchy와 잘 맞지만, 개별 block boundary의 정확한 좌표는 AMD가 공개한 GDS 경계가 아니라 사진 기반 해석이다.

근거 있는 추론: Matisse와 Rome의 Zen 2 chiplet 구현에서 중요한 선택은 7nm 면적을 compute와 cache에 집중시키는 것이다. AMD의 chiplet 발표는 CCD 면적 대부분이 core와 L3로 쓰인다고 설명하며, 이 구성은 선단 공정의 density와 energy 이득을 축소 효과가 큰 block에 배분하려는 의도와 맞는다.

작은 CCD는 동일 compute tile을 client와 server 제품에 재사용하고, 제품별 core 수를 package 조합과 fuse 정책으로 확장할 수 있게 한다. 이는 평균 defect 수를 줄일 가능성이 있지만, 공개 die 사진만으로 실제 wafer yield나 cost per good die를 계산할 수는 없다.

L3는 면적을 많이 차지하는 수동적인 창고가 아니다. core 사이의 data locality, fabric traffic, latency와 power를 결정하고, voltage distribution과 repair granularity에도 영향을 주므로 core와 cache를 같은 physical hierarchy로 다루는 이유가 된다.

CCD 경계에서 끝나는 신호는 package를 건너 I/O die로 이동해야 한다. monolithic CPU라면 global route로 남았을 traffic이 die-to-die interface, bump, substrate trace와 receiver로 바뀌므로, 짧아진 on-die wire만 보고 chiplet이 항상 저전력이라고 결론 내릴 수 없다.

단정할 수 없는 것: 사진의 밋밋한 영역을 dead space라고 부르거나, 특정 core의 fuse 상태와 local IR drop을 식별할 수 없다. 실제 제품 SKU, delayering 조건과 측정 기준이 다르면 보이는 구조와 활성 구성도 달라질 수 있다.

4. EPYC Rome I/O die: global wire가 package routing으로 이동한다

직접 관찰: Rome I/O die 사진은 Zen 2 CCD보다 훨씬 큰 직사각형 die, 외곽을 따라 배치된 길고 반복적인 macro, 중앙의 서로 다른 질감과 대칭 구조를 보여준다. 사진의 형태만으로 이 영역을 특정 interface, controller 또는 fabric으로 확정할 수는 없다.

AMD의 EPYC 7002 tuning guide는 최대 8개의 CCD가 Infinity Fabric을 통해 중앙 I/O die에 연결되고, memory와 PCIe 접근도 I/O die를 통한다고 설명한다. 이 공식 구조와 사진을 함께 보면 외곽의 반복 macro와 중앙 영역이 interface, controller와 fabric을 수용하는 I/O die의 역할에 부합한다고 추론할 수 있다. 따라서 package에서 I/O die의 위치는 단순한 기하학 중심이 아니라 CCD traffic과 DIMM, PCIe lane의 escape를 함께 조정하는 중심이다.

근거 있는 추론: CPU core와 L3는 7nm CCD에 두고, DDR과 PCIe, fabric, analog 성격이 강한 I/O는 성숙 공정 die에 남기면 기능별 scaling 이득과 위험을 분리할 수 있다. AMD의 당시 공식 발표는 server 제품에서 7nm compute와 14nm I/O 조합을 설명하므로, Commons 파일명의 12nm 표기보다 제조사 제품 자료를 기술 사실의 우선 근거로 삼아야 한다.

이 선택은 die 면적 최적화만이 아니라 package floorplan의 재설계다. 각 CCD에서 I/O die로 가는 link 길이와 lane matching, substrate layer 수, bump pitch, return path, reference clock과 test access가 전체 제품의 timing과 power budget에 들어온다.

AMD의 ISSCC chiplet 발표는 Zen 2에서 L3 내부에 distributed LDO를 두고 VDDM을 package plane 대신 RDL로 분배했다고 설명한다. 발표 수치로는 VDDM current draw를 Zen 대비 80% 줄였고, 그 설계가 CCD 아래로 80개의 Infinity Fabric On-Package signal을 routing할 수 있게 했다. 여기서 중요한 메커니즘은 on-die PDN 결정이 package signal escape의 가능 공간을 바꾼다는 점이다.

chiplet은 yield 문제를 package로 떠넘기는 기법도 아니다. known-good-die 선별, multi-die assembly yield, link training, repair, clock crossing, firmware와 system-level test가 새 품질 경계가 되며, 하나의 CCD 불량과 package 조립 불량은 원가 구조가 다르다.

단정할 수 없는 것: die 사진에서 실제 Infinity Fabric wire를 추적하거나, 어느 PHY가 특정 memory channel인지 확정하거나, 중앙 배치가 thermal 최적해였다고 말할 수 없다. 이 항목은 official package map, pinout, electrical model과 측정 자료가 있어야 검증된다.

5. Apple M1: die shot 대신 공식 package topology를 읽는 이유

이미지 사용 범위: Apple Newsroom의 M1 공식 이미지는 중앙 SoC die와 memory component가 같은 custom package substrate에 놓인 topology를 보여준다. 이 글에는 해당 이미지를 die-shot asset로 삽입하거나 복제하지 않았고, 공식 원문을 확인하는 link-only 자료로만 제공한다.

직접 관찰: 링크된 공식 보도 이미지에서 확인할 수 있는 것은 중앙 SoC die와 두 memory component가 하나의 custom package substrate 위에 인접한 topology다. 이것은 delayered die photo가 아니라 공식 보도용 이미지이므로 CPU, GPU, Neural Engine, cache의 내부 경계를 식별하는 자료로 사용할 수 없다.

Apple은 M1을 5nm, 16 billion transistor, 4 performance core와 4 efficiency core, 최대 8-core GPU, 16-core Neural Engine, unified memory architecture를 가진 SoC로 발표했다. 이 공식 사양은 어떤 engine이 존재하는지 알려주지만, 각 engine의 정확한 면적과 placement 좌표를 공개하지는 않는다.

근거 있는 추론: SoC die와 memory를 같은 package에서 인접시키면 board를 건너는 긴 memory route보다 짧고 넓은 연결을 설계할 수 있다. 그 대가로 memory PHY 위치, bump assignment, package 열 분포, memory SKU, repair와 test 전략을 logic die와 더 강하게 함께 결정해야 한다.

unified memory는 소프트웨어 API 이름에 그치지 않는다. CPU, GPU, Neural Engine과 media engine이 같은 physical memory pool을 효율적으로 공유하려면 on-die fabric, cache hierarchy, QoS, coherency와 package bandwidth가 하나의 data movement 예산으로 설계돼야 한다.

Raptor Lake가 이질적인 engine을 한 die의 ring과 cache hierarchy로 묶는 사례라면, M1은 system integration의 범위를 package memory topology까지 넓힌 사례다. 둘 다 통합 SoC지만, 전자는 core와 cache의 내부 hierarchy가 강조되고 후자는 logic과 memory 사이의 물리 거리가 제품 경험과 전력에 직접 연결된다.

단정할 수 없는 것: 공식 package 이미지로 exact die floorplan, cache 크기별 경계, memory trace 길이, 실제 I/O energy와 thermal gradient를 계산할 수 없다. 제3자 teardown annotation을 사용하더라도 촬영 층, 식별 근거와 비공식 분석이라는 범위를 별도로 밝혀야 한다.

6. 세 제품군의 공통 메커니즘: 비용은 사라지지 않고 경계를 건넌다

네 선택은 공통적으로 가장 비싼 communication을 짧게 만들거나 규칙적으로 만든다. Raptor Lake는 core와 shared cache를 cluster와 ring에 맞추고, Matisse와 Rome은 반복 가능한 compute tile을 만들며, Rome IOD와 M1은 package의 거리와 I/O 위치를 architecture 문제로 끌어올린다.

그러나 경계를 옮겨도 비용 자체가 사라지지는 않는다. on-die global wire를 줄이면 die-to-die PHY와 substrate route가 생기고, memory를 package 가까이 가져오면 board trace는 줄지만 package 조립과 열, SKU 유연성의 책임이 커진다.

PD 관점의 첫 번째 질문은 locality를 어디까지 보존할 것인가다. cache를 공유하는 core, traffic이 큰 accelerator와 memory, timing이 민감한 PHY와 bump를 어느 hierarchy 안에 묶어야 경계 횡단 신호가 줄어드는지 계산해야 한다.

두 번째 질문은 어떤 resource를 공통화할 것인가다. LLC, clock source, voltage rail, I/O controller와 test access를 공유하면 면적은 줄지만 공통 block의 congestion과 single point of failure, sign-off state 수가 늘 수 있다.

세 번째 질문은 어느 팀의 모델이 최종 기준인가다. die 내부 timing만 닫고 package extraction을 늦게 받거나, package escape만 맞추고 transient current를 놓치면 경계에서 실패하므로 architecture, PD, SI/PI, thermal과 test가 같은 coordinate와 scenario를 사용해야 한다.

7. PD 엔지니어의 판독 순서, 한국 조직 lens와 6-12개월 watch point

첫째, 사진의 종류와 원본을 확인한다. top metal, polysilicon, backside IR은 보여주는 층이 다르며, community annotation은 편리한 가설 지도일 뿐 제조사의 official floorplan이 아니다.

둘째, 반복 단위를 먼저 세고 공식 사양과 맞춘다. Raptor Lake의 core 수, AMD Zen 2 Matisse·Rome의 CCX와 CCD 구성, Rome의 CCD 수처럼 독립 문서로 확인되는 항목이 사진의 반복 패턴과 일치할 때만 block 이름을 붙인다.

셋째, die edge를 따라 긴 macro를 보면 package 질문으로 이동한다. 어느 memory와 I/O 규격을 지원하는지, bump와 substrate escape가 aspect ratio를 설명하는지, analog keep-out과 power noise가 digital placement를 제한하는지 확인한다.

넷째, process 경계를 기능 경계와 비교한다. logic과 SRAM, high-speed I/O, analog, ESD가 scaling에서 얻는 이익이 다르므로 chiplet 분할이 transistor density만으로 결정됐다고 단정하지 않는다.

다섯째, 사진으로 보이지 않는 sign-off 항목을 별도 목록으로 남긴다. congestion, CTS, IR drop, EM, thermal, DFT coverage, die-to-die BER와 package yield는 사진에서 설명해야 할 결과가 아니라 추가 데이터가 필요한 질문이다.

실무에서 유용한 설명은 “이 영역이 무엇이다”로 끝나지 않는다. “공식 구조상 이 hierarchy일 가능성이 높고, 이 placement는 wire와 package escape에 이런 장점이 있지만, 실제 timing과 power 효과는 공개 사진만으로 확인할 수 없다”까지 말해야 한다.

한국 PD·package 조직이 가져갈 review 질문

한국의 SoC PD, package substrate, memory·PHY, SI/PI와 test 조직이 분업할수록 die 경계에서 사라진 비용이 어느 팀의 sign-off 항목으로 이동했는지 명시해야 한다. Design review에서는 같은 bump map, activity scenario, voltage·temperature corner, memory SKU와 test 조건을 기준으로 on-die timing과 package extraction을 함께 비교하는 것이 출발점이다.

Mobile AP와 AI accelerator처럼 이질적인 engine을 묶는 설계에서는 Raptor Lake의 hierarchy 질문이 유효하고, chiplet과 advanced package를 검토하는 설계에서는 Rome의 under-CCD routing과 M1의 package memory 질문이 유효하다. 공개 die shot은 답을 주는 sign-off database가 아니라 architecture, PD와 package 팀이 같은 질문 목록을 만드는 공통 지도다.

2026-07 기준 향후 6-12개월 watch point

3부(예정)에서는 반복형 throughput array가 지배하는 NVIDIA GP100, workload가 면적 예산을 정하는 PlayStation 5 Oberon, RC와 array efficiency가 도시계획가가 되는 Micron DRAM을 비교한다. CPU와 chiplet에서 익힌 경계 판독법이 GPU와 memory에서 어떻게 달라지는지 이어서 본다.

Sources

• Intel 13th Gen Core processor family launch material: i9-13900K의 8 P-core, 16 E-core, 24 core, 32 thread 사양.
• Intel IA Cores Level 1 and Level 2 Caches: 8P+16E 제품군에서 4개 E-core가 공유하는 4MB L2 구조.
• Intel Raptor Lake-S Ring Interconnect documentation: core, graphics, system agent와 LLC를 연결하는 ring 구조.
• AMD EPYC 7002 HPC Tuning Guide: 최대 8 CCD, 중앙 I/O die, memory와 PCIe 접근 구조.
• AMD Next Horizon announcement: 7nm compute와 성숙 공정 I/O die의 제품 구성.
• AMD Chiplet Architecture for High-Performance Server and Desktop Products: CCD 면적 구성, VDDM current 80% 감소, distributed LDO·RDL과 CCD 아래 80개 IFOP signal routing.
• Apple M1 announcement: M1 사양, unified memory architecture와 중앙 SoC die·memory가 같은 custom package에 놓인 topology. 이미지는 이 글에 삽입하지 않았다.
• Wikimedia Commons: Intel Core i9-13900K Labelled Die Shot: CC0 사진과 community annotation의 원본 메타데이터.
• Wikimedia Commons: AMD Zen 2 CCD Infrared: CC0 backside IR 사진의 원본 메타데이터.
• Wikimedia Commons: AMD EPYC Rome I/O Die: CC0 polysilicon 사진의 원본 메타데이터.

Disclosure: 이 글은 공개된 제조사 문서, 논문 발표 자료와 권리가 확인된 Wikimedia Commons 사진을 바탕으로 AI 보조를 받아 작성했으며 VLSI Korea가 출처, 표현 범위와 이미지 권리를 검수했습니다.

Apple M1 공식 이미지는 package topology를 확인하는 링크로만 제공하며 본문에 복제하지 않았습니다. 공개 die 사진으로 확인할 수 없는 timing, power, thermal, yield와 내부 배선은 사실처럼 단정하지 않았습니다.