Daily Silicon: AMD Helios 72 GPU: HBM4·엔비디아 AI칩

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약:

AMD Helios는 72개의 MI455X GPU를 한 scale-up domain으로 묶고 HBM4 31TB, aggregate bandwidth 1.7PB/s를 제시했다. AI 반도체의 비교 단위가 GPU 한 개에서 랙의 메모리, 네트워크, 전력으로 이동했다.

CXMT는 7월 27일 상장을 앞두고 최대 RMB66.6B를 조달해 D램 생산과 차세대 R&D에 배분한다. Wistron은 텍사스 $700M 공장에서 미국산 GB300 baseboard의 L6 assembly·test 양산을 시작했다.

설계팀의 당장 할 일도 선명하다. UCIe 채널은 bump와 substrate stackup 단계에서 닫고, 검증은 simulation에서 emulation과 FPGA prototype까지 같은 test intent를 이어야 한다.

Chase's Take - 나는 Helios의 2.9 exaflops FP4보다 HBM4 31TB와 GPU당 2.4Tbps scale-out을 먼저 본다. GPU 연산량은 늘릴 수 있어도 package route, retimer, switch port, cable 수, 랙 전력이 함께 준비되지 않으면 72개 GPU가 하나의 자원으로 동작하지 못한다.

AMD가 제시한 NVIDIA Vera Rubin NVL72 대비 수치는 모두 자사 측정이므로 실제 고객 workload의 token throughput과 장애 복구 시간을 확인하기 전에는 승패표로 쓰지 않겠다. CXMT가 wafer line, D램 공정 전환, 차세대 R&D에 배정한 RMB29.5B는 상장 첫날 주가보다 장비 발주와 고객 qualification 시점에서 공급 영향을 드러낼 것이다.

STA와 backend에서는 die 단위 PPA만 닫는 흐름으로 부족하며, UCIe channel compliance, package thermal map, stack-level DFT, aged-corner timing을 tapeout checklist에 함께 넣어야 한다. 다음 확인 지점은 7월 27일 CXMT 상장 뒤 실제 R&D 집행, 7월 29일 SK하이닉스 실적 콜의 HBM4 qualification, 8월 4일 AMD 실적 콜의 Helios 고객 일정이다.

1. AMD Helios Rackscale AI Infrastructure: 72 GPU·HBM4 31TB

TL;DR - AMD Helios는 MI455X GPU 72개를 한 scale-up domain으로 묶고 HBM4 31TB와 aggregate HBM bandwidth 1.7PB/s를 제공한다.

• scale-up bandwidth는 260TB/s, scale-out bandwidth는 43TB/s이며 dense FP4 성능은 2.9 exaflops다.
• 랙 성능은 GPU 개수만으로 정해지지 않는다. 72개 GPU의 package route, switch port, cable, cooling을 하나의 qualification 일정으로 닫아야 한다.
• AMD는 NVIDIA Vera Rubin NVL72 대비 AI compute 15%, HBM capacity 50%, scale-out bandwidth 50% 우위를 주장했다. 모두 AMD의 자사 비교 수치다.
• MI455X의 DeepSeek V4 Flash token throughput 최대 34배와 token cost 최대 18배 개선도 AMD 내부 측정이다. 고객 workload의 token rate와 fabric 장애 복구 시간이 다음 확인 항목이다.

출처: AMD - AMD Helios Rackscale AI Infrastructure: 72 GPU·HBM4 31TB

2. China DRAM Maker CXMT IPO: 7월 27일 RMB57.9B 조달

TL;DR - CXMT는 7월 27일 상하이 STAR Market에 상장하며 기본 RMB57.919B, 초과배정 포함 최대 RMB66.6B를 조달한다.

• 공모가는 주당 RMB8.66이며 상장 후 기업가치는 약 RMB579.19B다. 기본 조달액은 SMIC의 RMB53.2B 기록을 넘어선다.
• 자금은 memory wafer line RMB7.5B, D램 기술 고도화 RMB13B, 차세대 R&D RMB9B로 배분된다. 생산능력과 공정 전환을 동시에 자금 조달한다.
• 2026년 1분기 매출은 RMB50.8B로 719.13% 늘었고 주주 귀속 순이익은 RMB24.762B로 1,688.30% 증가했다.
• 상장 첫날 주가보다 장비 발주, D램 node 전환, 고객 qualification에 RMB29.5B가 언제 집행되는지가 공급 영향을 가른다.

출처: TrendForce - China DRAM Maker CXMT IPO: 7월 27일 RMB57.9B 조달

3. Wistron U.S.-made GB300 Baseboard: D1은 NVIDIA 생산의 5%

TL;DR - Wistron은 텍사스 Fort Worth의 $700M D1 공장에서 NVIDIA GB300 baseboard와 AI server의 L6 assembly·test 양산을 시작했다.

• D1 면적은 약 324,000ft²이며 후속 D2 공장은 D1의 두 배 생산능력으로 계획됐다.
• 현지화의 실제 단위는 GPU가 아니라 baseboard assembly, test, rack integration이다. L6 수율과 부품 공급이 서버 출하량을 결정한다.
• Wistron 회장은 D1이 NVIDIA 전체 생산량의 약 5%에 불과하다고 설명했다. AI chip 수요는 연간 약 25% 성장한다고 전했다.
• 다음 확인 항목은 D1의 first-pass yield, D2 ramp 일정, Vera Rubin 전환 때 냉각과 전력 test station의 처리량이다.

출처: TrendForce - Wistron U.S.-made GB300 Baseboard: D1은 NVIDIA 생산의 5%

4. Vulcano 800 AI NIC: GPU당 2.4Tbps와 작업시간 13%

TL;DR - AMD Pensando Vulcano 800 AI NIC은 NIC당 800Gbps, GPU당 최대 3개 NIC로 scale-out bandwidth 2.4Tbps를 제공한다.

• AMD는 AI job completion time 최대 13% 단축과 cable·transceiver 감소를 통한 switching cost 최대 33% 절감을 제시했다.
• GPU 이용률은 link peak rate보다 retransmit, congestion recovery, path failure 뒤 job이 얼마나 빨리 재개되는지에 좌우된다.
• multi-plane architecture는 독립 data path로 fault를 격리하며 protocol, congestion control, transport logic을 software로 갱신한다.
• Helios 도입 검증에서는 평균 bandwidth 외에 tail latency, packet loss, recovery time, cable 수를 같은 workload로 측정해야 한다.

출처: AMD - Vulcano 800 AI NIC: GPU당 2.4Tbps와 작업시간 13%

5. Ryzen AI Embedded X100: 273GB/s와 10년 공급

TL;DR - AMD Ryzen AI Embedded X100은 CPU, GPU, NPU가 273GB/s unified memory와 32MB cache를 공유하며 10년 공급 계획을 내걸었다.

• 구성은 최대 16 Zen 5 core와 32 thread, AVX-512이며 산업 환경 범위는 -40°C에서 105°C다.
• 한 개의 APU로 sensor ingest, graphics, AI inference를 묶으면 discrete GPU board의 data copy와 BOM을 줄이지만 memory contention을 새로 관리해야 한다.
• AMD 내부 ultrasound beamforming 시험에서는 Ryzen 7과 discrete NVIDIA GPU 조합 대비 1.7배, HIPIFY 변환 뒤 CUDA code 최대 81% 보존을 제시했다.
• 평가 보드에서는 peak TOPS보다 sustained memory bandwidth, thermal throttling, 24/7 error rate, software migration 시간을 측정해야 한다.

출처: AMD - Ryzen AI Embedded X100: 273GB/s와 10년 공급

6. NVIDIA GPU-accelerated Medical Physics Simulation: 8,192개 환경

TL;DR - NVIDIA는 GPU-native medical physics simulation에서 8,192개 robot-training environment를 병렬 실행해 5시간 넘던 학습을 2분 미만으로 줄였다고 밝혔다.

• open-source framework는 anatomy, device contact, friction, sensor input을 Isaac for Healthcare 안에서 결합한다.
• 희귀한 수술 edge case를 실제 장비 시험 전에 반복하면 hardware test를 없애는 것이 아니라 실패 mode를 먼저 좁힐 수 있다.
• CMR Surgical은 익명화한 임상 data 약 500시간을 Open-H Embodiment dataset에 제공했다. J&J MedTech와 XCath도 digital twin과 policy training에 활용한다.
• 의료용 validation에서는 simulation throughput과 별도로 anatomy 다양성, sim-to-real error, 규제 evidence의 재현성을 공개해야 한다.

출처: NVIDIA - NVIDIA GPU-accelerated Medical Physics Simulation: 8,192개 환경

7. Arm AGI CPU Agentic AI Workloads: 40kW 랙 요청 약 2배

TL;DR - Arm은 40kW 미만 AGI CPU 랙과 Rebellions 가속기 조합이 구형 x86 랙 대비 자동화 요청을 약 2배 처리했다고 추정했다.

• 같은 가속기 token throughput에서 system power는 약 절반이라는 Arm 자체 분석이며, 독립 benchmark가 아니다.
• video analytics에서는 4K30 stream 256개, 같은 전력에서 rack당 stream 55% 증가를 제시했다.
• EDA 사례는 Siemens Questa Visualizer와 Cadence Innovus처럼 수백TB dataset을 다루는 workflow다. core utilization보다 completed jobs per rack이 증설 판단에 가깝다.
• P&R farm에서는 queue time, job completion rate, memory capacity, 랙 전력을 같은 design block과 corner 수로 비교해야 한다.

출처: Arm - Arm AGI CPU Agentic AI Workloads: 40kW 랙 요청 약 2배

8. 3D-IC Final Scenario and Sign-off: UCIe·전력·열 동시 검증

TL;DR - multi-chiplet package의 수천 개 연결은 UCIe pre-route compliance, multiphysics, stack-level DFT, full-assembly DRC·LVS를 한 흐름으로 묶어야 한다.

• UCIe channel은 substrate material, layer stackup, bump array, trace width·spacing, breakout pattern을 3D EM과 IBIS-AMI로 layout 전에 탐색한다.
• chiplet 위치를 고정한 뒤 열과 mechanical stress를 확인하면 package re-spin 비용이 커진다. floorplan 변경마다 thermal map과 warpage를 다시 계산해야 한다.
• 3D DFT는 core pattern을 die top과 stack top으로 retarget하고 package 뒤 known-good-die test를 재실행해야 한다.
• handoff 전에는 chiplet, interposer, substrate netlist를 동기화하고 connectivity ECO가 남지 않았는지 독립 full-assembly verification으로 확인한다.

출처: Semiconductor Engineering - 3D-IC Final Scenario and Sign-off: UCIe·전력·열 동시 검증

9. Verification at DAC 2026: 자연어 test plan과 emulation

TL;DR - DAC 2026의 검증 초점은 Python·SystemVerilog test content를 simulation, emulation, FPGA prototype 사이에서 재사용하는 실행 흐름이다.

• Arm은 agent 기반 검증의 효율 향상을 최소 10퍼센트로 조심스럽게 예상했고, Marvell은 영어 설명 기반 test plan 작성이 1-2주에서 수일로 줄었다고 소개했다.
• LLM이 만든 test는 signoff authority가 아니다. portable constraint, formal check, coverage 결과가 생성 test의 허용 범위를 고정해야 한다.
• Samsung 발표는 Android software test와 kernel panic triage를 pre-silicon emulator로 옮기고 on-premises LLM으로 data confidentiality를 유지한다.
• 검증팀은 생성 code 양이 아니라 escaped bug, false triage, coverage closure time, simulator와 emulator의 결과 correlation을 기록해야 한다.

출처: Semiconductor Engineering - Verification at DAC 2026: 자연어 test plan과 emulation

10. Reliability Degradation Parameters for Design Choices: HCI·BTI

TL;DR - Cadence ADE의 reliability flow는 fresh, stress, aged simulation을 연결하고 relxexpr로 max·min·violation count를 pass/fail 규격에 넣는다.

• 대상은 HCI, NBTI, PBTI, self-heating이 Vth, rise time, margin을 시간에 따라 바꾸는 현상이다.
• day-one timing이 통과해도 aged device가 slack과 analog spec을 벗어날 수 있다. fresh corner만으로 lifetime risk를 대신할 수 없다.
• relxexpr는 large report에서 maximum degradation, minimum margin, violation count를 뽑아 sweep과 corner 사이를 비교한다.
• STA와 analog signoff의 다음 단계는 aged library와 circuit degradation report의 조건, mission profile, thermal assumption을 같은 release note에 고정하는 일이다.

출처: Semiconductor Engineering - Reliability Degradation Parameters for Design Choices: HCI·BTI

11. Chip Policy UK vs US vs EU vs India: $53B·€43B·$12.5B

TL;DR - 미국, EU, 인도, 영국의 반도체 정책은 같은 보조금 경쟁이 아니라 fab, 전략 node, fabless IP 중 서로 다른 자원을 선택한다.

• 미국 CHIPS Act는 $53B와 세액공제, EU Chips Act는 €43B 목표 뒤 €80B를 넘는 capital flow를 제시한다.
• 인도 Semiconductor Mission 2.0은 약 $12.5B로 2035년 2nm·3nm, fabless 50개, 전문인력 60,000명을 목표로 한다.
• 영국 Sovereign AI 초기 fund는 £500M이며 fab 복제보다 Arm과 대학 기반의 AI hardware·IP에 집중한다.
• 공급망 담당자는 headline 금액보다 지원 대상이 wafer fab인지, packaging·test인지, PDK·IP와 인력인지 구분해야 실제 수혜 capacity를 계산할 수 있다.

출처: Semiconductor Engineering - Chip Policy UK vs US vs EU vs India: $53B·€43B·$12.5B