VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: PLL, LDO, SerDes, ADC, bandgap을 트랜지스터 단위로 직접 그리는 팀. 디지털 SoC가 외부 세계와 연결되는 모든 접점의 품질이 이 팀 손에 달려 있다. 한국 반도체 취준생과 5년차 이내 주니어를 위해 진짜 일상, 연봉 범위, 이직 시장 가치, 학습 경로를 정리한다.
1. 한 줄로 말하면
Analog / Custom Design 팀은 PLL, LDO, SerDes, ADC/DAC, bandgap reference처럼 RTL로는 합성할 수 없고 트랜지스터 단위로 직접 그려야 하는 회로를 책임지는 팀이다. 디지털 SoC가 외부 세계, 즉 전원, 클럭, DRAM, 디스플레이, 통신선과 연결되는 모든 접점의 품질이 이 팀 손에서 결정된다. 칩이 만들어지는 흐름에서 보면 RTL/디지털 설계와 패키지/보드 사이의 좁고 깊은 골짜기를 메우는 자리다.
2. 회사 안에서의 자리
대부분 R&D본부 산하의 IP개발실 또는 Analog Design팀으로 묶인다. 삼성 LSI에서는 SoC개발실 옆에 PHY / Mixed-Signal 팀이, SK하이닉스에서는 DRAM 설계실 안에 peripheral / analog 그룹이, 매그나칩·LX세미콘 같은 팹리스에서는 product 라인별 analog팀이 있다. 옆자리는 보통 RTL 디자이너, DFT 엔지니어, PD(Physical Design) 엔지니어, 그리고 패키지·SI(Signal Integrity) 팀이며, 보고 라인은 IP 책임 수석 → 개발팀장 → 본부장으로 이어진다.
한국 회사(삼성·하이닉스·국내 팹리스)는 자사 product에 들어가는 IP를 만드는 in-house 모델이 기본이다. 외국계(Qualcomm·Broadcom·MediaTek·Marvell·Apple)는 IP를 product validation 단계까지 들고 가는 경우가 많아 product engineering, characterization, customer-failure-analysis 팀과 더 가깝게 붙어 일한다. Synopsys 코리아·Cadence 코리아 같은 EDA 회사의 analog IP 팀은 IP를 외부에 라이선스하는 게 목표라 AE(Application Engineer), 라이선스 customer support와 같은 책상을 쓴다. 어디 가든 결국 layout팀과 가장 많이 싸우고 가장 많이 도움을 받는다.
3. 진짜 하루/일주일
9시에 출근하면 가장 먼저 어젯밤 큐에 걸어둔 simulation 결과부터 본다. corner sweep, Monte Carlo, mismatch 시뮬은 한 번 돌리면 4–12시간이 기본이라 퇴근 직전에 submit해 두고 아침에 결과를 받는 게 표준 패턴이다. 한 corner라도 spec out이면 schematic을 손보고 재시뮬을 걸어 다시 기다린다. 10시 IP 팀 standup에서는 어떤 corner가 fail인지, 어젯밤 layout팀이 보내준 RC extraction 결과로 주파수가 얼마나 떨어졌는지를 공유한다.
오전은 주로 Virtuoso schematic editor에서 회로 수정, ADE Explorer/Assembler에서 testbench 정리, Spectre/PrimeSim 시뮬 돌리기의 반복이다. 점심 후 1–2시쯤은 PD/layout 엔지니어와 review가 잡힌다. parasitic, IR drop, EM 마진, dummy/well 배치, matching pair 방향까지 같이 보고, 끝난 블록은 StarRC 또는 Calibre PEX로 RC 뽑아 post-layout sim을 다시 돌린다. 이 단계에서 PLL bandwidth가 30% 떨어지거나 LDO noise가 두 배가 되어 schematic 단계로 돌아가는 일이 매주 한두 번씩 있다.
오후 3–4시는 회의 피크. system architect가 들어와 "이번 product에서 SerDes RX jitter tolerance가 0.4UI 부족하니 receiver equalizer 한 단 더 넣자" 같은 폭탄을 던지면 그 주의 일정이 통째로 바뀐다. 마일스톤 별 사이클로 보면 RTL freeze 직후엔 schematic-level 탐색이 가능해 비교적 여유롭고, pre-tapeout 2–3개월 전부터 corner closure 압박이 시작되며, tapeout 직전 한 달은 사실상 매일 야근이다.
tapeout 후 3–4개월이 지나 silicon이 돌아오면 일의 성격이 완전히 바뀐다. lab에 출근해 oscilloscope, spectrum analyzer, BERT, network analyzer 앞에서 probe를 잡고 측정한다. datasheet 스펙과 비교해 어긋나면 design 책임자가 디버깅하고, 원인이 layout parasitic이면 metal-only ECO를 검토하고, schematic 이슈면 다음 revision을 기다린다. lab debug 모드에 들어가면 야근·주말 출근이 일상이 된다는 점은 이 팀의 가장 솔직한 단점이다.
4. 핵심 기술 스택
- 언어/포맷: SPICE netlist, Verilog-A/AMS, Spectre netlist, OCEAN/Skill(Cadence 자동화), Python, MATLAB.
- EDA 툴: Cadence Virtuoso(schematic + layout), Spectre/PrimeSim/Eldo, ADE Explorer/Assembler, Calibre DRC/LVS/PEX, StarRC, Liberate(library characterization).
- 방법론: corner analysis(FF/SS/typical × hot/cold × Vmin/Vmax), Monte Carlo + mismatch, transient noise, PSS·HB(RF), reliability(EM·HCI·NBTI), yield analysis.
- 인접 도메인 지식: device physics(BSIM/HiSIM 모델 파라미터), packaging·SI, IR/EM, layout parasitic intuition, control loop 이론, 통신 표준(PCIe Gen5/6, DDR5, USB4, MIPI D-PHY).
Verilog-AMS는 analog 블록을 디지털 simulation에 끼워 넣을 때 거의 필수다. corner·mismatch·Monte Carlo는 곧 yield와 직결되므로 신입이 가장 먼저 배운다. 통신 표준 지식이 없으면 SerDes/PHY 팀에서는 일을 시작할 수 없다 — equalizer, CDR, jitter budget이 모두 표준 명세를 따라가기 때문이다. Skill 스크립팅은 시뮬·플롯 자동화의 차이를 만들어 야근을 줄여 준다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 시니어가 짜둔 reference 회로를 따라 그리고 시뮬을 돌리는 게 일의 대부분이다. bandgap, comparator, 작은 LDO, current mirror 같은 building block부터 시작한다. simulator를 손에 익히고 Virtuoso 단축키가 몸에 붙는 시기로, 본인이 어떤 회로를 owned 한다는 감각은 거의 없다. 이때 layout 엔지니어와 어떻게 소통해야 하는지, post-layout sim에서 결과가 왜 달라지는지를 배운다.
3년차가 되면 첫 진짜 owned deliverable이 나온다. 1V·100mA급 LDO 한 개, PLL의 charge pump 또는 VCO 한 블록, SerDes의 receiver front-end 일부 같은 것. spec 협의부터 schematic, layout review, post-silicon validation까지 전 과정을 책임지는 첫 경험이다. 이 시점에 회사를 옮기면 "PLL designer" "LDO designer" "SerDes RX designer" 같은 라벨이 처음으로 이력서에 붙기 시작한다.
5년차는 full IP block(예: PCIe Gen5 PHY의 TX 전체, DDR5 PHY의 DLL/clock path) 또는 architecture 결정권을 가진 시점이다. 후배 멘토링, layout팀과의 자원 협상, system팀과 spec 협의가 일의 절반을 차지한다. 정직하게 말해, 한국 IDM 안에서 임원까지 가는 길은 좁다. 시니어 탈출구는 보통 (1) IP 회사(Synopsys/Cadence) 의 IP architect, (2) 국내 팹리스로 점프(텔레칩스·리벨리온·사피온·퓨리오사AI·LX세미콘), (3) 미국 본사 이직(Qualcomm·Broadcom·Marvell·Apple) 셋 중 하나다. 박사 학위가 있으면 (3)의 가능성이 눈에 띄게 올라간다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 analog/custom 인력을 가장 많이 운영하는 곳은 삼성 LSI(DDR/HBM PHY, SerDes, PMIC, CIS analog), SK하이닉스(DRAM peripheral, HBM analog, CIS front-end), 매그나칩(display driver IC, power IC), LX세미콘(DDIC), 그리고 동운아나텍·아나패스·실리콘웍스·텔레칩스 등 PMIC·디스플레이·오디오·터치 IC 전문 팹리스다. 최근 2–3년은 AI 칩 팹리스(리벨리온·사피온·퓨리오사AI)와 자율주행/통신 SoC 회사도 HBM PHY, SerDes, PCIe PHY 인력을 공격적으로 채용하고 있다.
외국계 한국 디자인센터로는 MediaTek 코리아(RFIC, PMIC), Qualcomm 코리아(소수 RF/baseband), Skyworks 코리아(RF FEM), Synopsys 코리아(DesignWare PHY IP), Cadence 코리아(analog IP) 등이 있다. 이 중 Synopsys 코리아의 PHY IP 팀은 한국에서 가장 글로벌 spec에 정직하게 맞춰 설계하는 팀 중 하나로 평가된다. ARM 코리아는 analog 비중이 작다.
글로벌 옵션은 디지털보다 풍부하다. analog 인력이 전 세계적으로 만성 부족이기 때문이다. 미국(Qualcomm San Diego, Broadcom Irvine·San Jose, Marvell Santa Clara, Apple Cupertino, Intel Hillsboro), 대만(MediaTek 본사, Realtek), 유럽(Infineon, NXP, ST) 모두 PHY/PMIC/RF/data converter 분야에서 한국인 시니어를 정기적으로 뽑는다. 박사 학위 + 영어가 되면 base ₩2억 이상 offer가 나오는 일은 더 이상 드문 사례가 아니다.
7. 연봉 가이드 (2026년 기준 한국)
출처는 잡플래닛·링크드인 공개 데이터, 헤드헌터 시장 가격, 현직자 인터뷰의 종합 추정이다. 모두 base + 성과급 합산 기준이며 RSU/스톡옵션은 별도 표기. 회사·팀·평가 등급에 따라 ±15% 정도는 흔히 흔들린다.
- 신입 (학사): 약 ₩5,500만 ~ ₩6,800만 (대기업 기준; 중소 팹리스는 약 ₩4,800만 ~ ₩6,000만)
- 신입 (석사): 약 ₩6,500만 ~ ₩8,500만 (외국계 한국지사는 약 ₩9,000만 이상도 등장)
- 3-5년차: 약 ₩9,000만 ~ ₩1억3,000만 (외국계 / MediaTek 코리아 / Synopsys 코리아 시니어 트랙: 약 ₩1억2,000만 ~ ₩1억6,000만)
- 시니어 (8년+): 약 ₩1억4,000만 ~ ₩2억2,000만 (외국계 시니어 + RSU 환산 시 ₩2억5,000만 이상도 흔함)
미국 offer로 환산하면 PhD 신입 base $180K–$220K + 4년 RSU $200K–$400K 수준(Qualcomm·Broadcom·Marvell 추정), 시니어는 base $230K–$300K + RSU $400K–$800K 정도로 추정된다. 한국 base 대비 약 2배지만 베이/시애틀/샌디에이고 생활비를 고려해야 한다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학·전기공학이 거의 절대적이고 물리·전산은 매우 드물게 가능하다. 학사로 입사 자체는 가능하지만 한국에서는 석사가 사실상 표준이며, 글로벌 시장은 박사를 더 선호한다. 학부 수업 중에서는 회로이론, 전자회로 1·2, 아날로그 IC 설계, 통신 시스템, RFIC 입문이 핵심이다. 강의계획서에 Spectre 또는 Cadence Virtuoso 실습이 들어 있는 학교라면 좋은 신호다.
석사 연구실은 analog IC, mixed-signal, RFIC, power IC 그룹을 노린다. KAIST·서울대·연세대·POSTECH·한양대·고려대에 강한 그룹들이 있다. 미국·대만 학교는 Berkeley, UCLA, Georgia Tech, UT Austin, Michigan, Columbia, NTU 등이 글로벌 시장에서 강하게 평가된다. 인턴십은 삼성 LSI, SK하이닉스, MediaTek 코리아, Synopsys 코리아 인턴이 가장 weight를 받는다. ISSCC·VLSI Symposium·CICC에 1저자 논문이 한 편이라도 있으면 박사 졸업 직후 미국 offer 가능성이 크게 올라간다. 오픈소스 기여(예: SkyWater PDK 기반 tape-out)는 디지털만큼 결정적이지는 않지만 신입 portfolio로는 분명한 +α다.
9. 추천 학습 경로
- 책: Razavi, Design of Analog CMOS Integrated Circuits (현직자 책상 90%에 꽂혀 있음); Razavi, RF Microelectronics (RF/SerDes 갈 거면 필수); Sansen, Analog Design Essentials; Carusone·Johns·Martin, Analog Integrated Circuit Design.
- 강의/MOOC: Razavi UCLA 유튜브 강의(무료, 사실상 학원), IIT Madras NPTEL의 Nagendra Krishnapura "Analog IC Design", MIT OpenCourseWare 6.012 / 6.301, Stanford EE314 시리즈.
- 핵심 표준 문서: JEDEC DDR4/5 PHY spec, PCIe 6.0 base spec(electrical 챕터), USB4/USB3.2 PHY spec, MIPI D-PHY/C-PHY, IEEE 802.3 Ethernet PHY, JESD204C.
- 오픈소스 프로젝트: SkyWater 130nm PDK + magic + ngspice + xschem 조합, OpenRAM, eFabless MPW shuttle 참가, Cocotb로 Verilog-AMS 테스트벤치 구성.
- 커뮤니티: ISSCC·VLSI Symposium·CICC·ESSCIRC 학회, 대한전자공학회 SoC 분과, 링크드인 "Analog IC Design" 그룹, "The Designer's Guide Community" 포럼.
10. 한 줄 코멘트
Analog/Custom은 진입 장벽이 높아 시장 가치가 디지털보다 빠르게 오르지만, simulation·lab 측정 사이클이 길고 silicon이 한 번에 돌지 않으면 1년이 통째로 날아가는 인내심 게임이다. 한국에서는 DDR/HBM PHY와 SerDes 인력이 가장 비싸고, 시니어 탈출구는 결국 외국계 또는 미국 이직이 가장 현실적인 경로다.
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