왜 지금 EMIB가 다시 거론되나
2026년 들어 AI 가속기와 HBM 패키징 시장의 가장 큰 구조적 병목은 더 이상 첨단 트랜지스터 노드가 아니라 2.5D/3D 패키징 캐파다. TSMC의 CoWoS-S와 CoWoS-L에 사실상 전량 의존하던 흐름은 2024~2025년의 supply tightness를 거치며 흔들렸고, 빅테크와 메모리 3사 모두 두 번째 옵션을 진지하게 검증하기 시작했다.
그 두 번째 옵션의 가장 강력한 후보가 Intel의 EMIB(Embedded Multi-die Interconnect Bridge)다. EMIB는 2017년 Stratix 10 FPGA로 처음 양산된 뒤 Kaby Lake-G, Sapphire Rapids, Ponte Vecchio, Meteor Lake 등 Intel 자체 제품에서 주로 쓰여 왔지만, Intel Foundry가 패키징을 별도의 외부 서비스(Advanced System Assembly and Test)로 분리하면서 상황이 달라졌다. 보도에 따르면 SK hynix가 자사 HBM 스택을 Intel EMIB 패키지에 통합하는 검증 단계를 밟고 있는 것으로 알려졌고, 이는 그동안 TSMC CoWoS 라인에 묶여 있던 HBM 공급망에 의미 있는 분기점이 된다.
본 글은 EMIB의 동작 원리, CoWoS-S/L과의 구조적 차이, 양산 난도, 그리고 Korea 메모리·파운드리·기판 업계가 마주한 기회와 제약을 정리한다.
기술의 실체 — 풀 인터포저 대신 로컬 브리지
EMIB의 핵심 아이디어는 단순하다. 전체 실리콘 인터포저를 까는 CoWoS-S 방식 대신, die-to-die 고밀도 라우팅이 필요한 구간에만 작은 실리콘 브리지를 substrate 내부에 매립하자는 것이다.
- 구조: 유기 substrate(보통 ABF film 적층) 표면에 캐비티를 가공해 수 mm² 수준의 실리콘 브리지 die를 박는다. 브리지는 high-density 메탈 레이어만 가진 passive 칩으로, 양쪽에 놓이는 top die — 예: CPU↔HBM, CPU↔IO die — 사이의 신호 라우팅 만 담당한다. 나머지 power·저속 신호는 substrate의 일반 metal layer로 풀린다.
- Bump pitch: 공개된 자료를 종합하면 초기 세대에서 약 55µm, 이후 세대에서 45µm·36µm 수준까지 좁혀졌고, Intel은 25µm 이하 로드맵을 공개해 왔다. 같은 시기 TSMC CoWoS-S/L의 micro-bump pitch도 유사하게 미세화되고 있어, density 자체로 EMIB가 절대 열세는 아니다.
- 패키지 크기: 풀 실리콘 인터포저는 reticle 크기(약 858mm²)의 3~4배 수준이 통상적 상한으로 알려져 있다. EMIB는 브리지가 로컬에만 깔리므로 substrate 크기 자체가 한계가 되며, 100mm² 이상의 대형 substrate에 다수의 die를 늘어놓는 시나리오에서 면적 확장성이 더 유리하다.
- EMIB-T: 브리지 die에 TSV(through-silicon via)를 추가해 vertical 전원·신호 경로를 만든 변형이다. 이를 통해 위쪽에 Foveros 3D 적층을 결합하거나 HBM 스택의 base die와 vertically integrated 경로를 만들 수 있다. Intel은 차세대 데이터센터 제품군에서 EMIB-T를 적극 활용한다고 공개해 왔다.
왜 어려운가 — substrate 캐비티와 warpage가 곧 yield
EMIB가 컨셉적으로 매력적이라는 사실은 2017년부터 알려져 있었다. 그럼에도 외부 고객에게 본격 개방되기까지 거의 10년이 걸린 이유는, 양산 난도가 풀 실리콘 인터포저보다 결코 낮지 않기 때문이다.
- Substrate 캐비티 가공: 수십 µm 깊이의 캐비티를 µm 수준의 평탄도로 가공해야 한다. 캐비티 바닥의 미세한 경사나 보이드가 발생하면 브리지 die가 기울어져 top die와의 정렬이 깨진다. 이 가공은 ABF 기반 substrate 업체의 노하우 영역이며, 한국·일본·대만 substrate 공급사 간 기술 격차가 직접 드러나는 공정이다.
- Bridge die ↔ top die alignment: 두 개의 top die가 동일한 브리지 die 위에서 µm 단위로 정렬돼야 한다. die placement equipment의 placement accuracy, post-reflow shift, substrate warpage가 모두 마진을 갉아먹는다. bump pitch가 좁아질수록 이 마진은 비선형적으로 빡빡해진다.
- Warpage: CPU die, HBM 스택, 유기 substrate, embedded silicon bridge는 모두 CTE(열팽창계수)가 다르다. 대형 substrate일수록 reflow 단계에서 발생하는 warpage가 yield를 직접 압박한다. CoWoS-S는 풀 실리콘 인터포저 자체가 stiffener 역할을 해 어느 정도 흡수하지만, EMIB는 이 옵션이 없어 substrate 측 reinforcement·몰딩 설계가 더 정교해야 한다.
- EDA tool chain: substrate 내부 embedded die의 RC 추출, signal integrity, power integrity 모델링 표준화는 비교적 최근까지도 진행형이다. 대형 EDA 벤더의 advanced packaging assembly flow가 EMIB·CoWoS-L 형 구조를 본격 지원하기 시작한 것은 오래되지 않았고, 외부 디자인 하우스가 EMIB 디자인을 직접 검증하기까지의 학습 비용이 만만치 않다.
누가 잘하고 있나 — Intel·TSMC·Samsung의 세 갈래
EMIB 그 자체는 Intel 단독 자산이다. 그러나 'local silicon bridge in package'라는 컨셉으로 시야를 넓히면 시장에는 세 가지 주요 갈래가 있다.
- Intel + ASE/Amkor: EMIB 양산의 본진. Intel은 자체 패키징 라인(Oregon·New Mexico·Penang) 외에 ASE·Amkor 같은 OSAT와 협력해 advanced packaging-as-a-service 모델을 확장 중이다. Intel Foundry가 패키징 서비스를 외부에 개방하면서 외부 고객 확보가 본격화됐다.
- TSMC CoWoS-L: 컨셉상 EMIB의 사촌. 풀 실리콘 인터포저 대신 RDL 인터포저 안에 LSI(Local Silicon Interconnect) 브리지를 박는다. EMIB가 substrate에 매립한다면, CoWoS-L은 RDL 적층 내부에 매립한다는 점이 다르다. 보도 기반으로 Nvidia Blackwell·Rubin 세대 일부 SKU, AMD MI 시리즈 등 대형 AI 가속기 수요를 흡수하는 핵심 라인으로 자리잡았다.
- Samsung I-Cube/H-Cube: 풀 실리콘 인터포저(I-Cube)와 다중 substrate 브리지(H-Cube) 라인업을 모두 보유한다. 컨셉적으로 H-Cube가 EMIB와 가장 가깝지만, 외부 고객 양산 레퍼런스가 Intel·TSMC 대비 제한적이라는 점이 객관적 격차다.
여기서 중요한 것은 EMIB와 CoWoS-L이 제로섬 경쟁이 아니라는 점이다. AI 가속기 고객 입장에서 검증된 second source는 공급망 리스크 헤지의 가치가 크고, Intel Foundry의 EMIB가 신뢰성을 입증할수록 TSMC의 가격·캐파 협상력도 자연스럽게 분산된다.
Korea 시각 — HBM 결합과 substrate 진입 게임
EMIB 보급이 빨라질수록 Korea 반도체 생태계가 받는 영향은 세 갈래로 나뉜다.
- SK hynix·삼성 메모리: HBM 스택의 base die와 Intel EMIB 패키지 간 인터페이스 검증이 통과되면, HBM 공급사가 TSMC CoWoS 라인에만 묶이지 않고 Intel 진영 고객 — 자체 데이터센터 제품, 향후 외부 가속기 고객 — 에 직접 결합될 수 있다. 보도 기반으로 SK hynix가 이미 검증 단계에 있는 것으로 알려져 있으며, 이는 그동안 CoWoS 캐파 할당에서 받던 구조적 제약을 부분적으로 풀어준다.
- Samsung Foundry / 패키징: 자체 H-Cube 라인의 가치 재평가와 동시에, EMIB 호환 substrate·중간기판 공급 가능성이라는 양면적 위치에 놓인다. 단기적으로는 자체 advanced packaging 캐파 확보 속도와 외부 고객 확보가 변수다.
- Substrate·재료 업체: ABF 기반 캐비티 가공, 브리지 die 정렬용 기판 정밀도, low-CTE core 적용은 일본 Ibiden·Shinko의 강점 영역이지만, 한국 substrate·소재 업체가 advanced packaging substrate 시장으로 침투할 수 있는 입구이기도 하다. 양산 실적과 신뢰성 검증에 시간이 걸리므로, 단기 매출보다는 중기 포지셔닝 게임으로 봐야 한다.
구조적 약점은 분명하다. EMIB·CoWoS-L 모두 결국 미국·대만 진영의 IP·장비·OSAT 네트워크 안에서 굴러가는 기술이고, Korea는 메모리 측 인터페이스 검증·substrate 공급을 통해 참여하는 형태다. 패키징 자체의 IP·standard 주도권을 가져오는 게임은 별개의 과제로 남아 있다.
Watch points — 향후 6~12개월
- Intel 18A + EMIB-T 결합 제품 일정: Clearwater Forest·Panther Lake 등 18A 노드 제품에서 EMIB-T가 메인스트림 패키징으로 자리잡는 시점이 첫 신뢰성 분수령이다.
- HBM4 ↔ EMIB validation: SK hynix·삼성·Micron의 HBM4 스택이 EMIB 패키지에서 신호·전력 무결성 기준을 통과하는 양산 reference가 언제 공개되는지가 두 번째 변수다.
- Bump pitch 25µm 이하 도달: 공식 로드맵의 다음 마일스톤. CoWoS-S/L도 같은 시기 25µm 이하로 내려오므로, density 절대치보다는 yield와 cost-per-mm² 곡선 비교가 관전 포인트다.
- 외부 AI 가속기 고객 확보: AI ASIC 스타트업, 하이퍼스케일러 자체 칩(MAIA·TPU 등), 기존 GPU 벤더의 2nd source SKU 중 누가 EMIB를 공식 채택하는지가 EMIB 외부화 성공의 실질 지표다.
- TSMC CoWoS 캐파 갭의 지속 여부: TSMC가 캐파 부족을 해소하면 EMIB로의 자연스러운 spillover 모멘텀이 약해진다. 반대로 캐파 갭이 2026~2027년에도 지속되면 EMIB의 실질 점유율이 빠르게 올라간다.
FAQ — 자주 헷갈리는 개념 정리
EMIB와 CoWoS-L은 같은 기술인가? 컨셉은 비슷하지만 다르다. 둘 다 풀 실리콘 인터포저를 피하고 작은 실리콘 브리지로 die-to-die 라우팅을 푼다는 점은 같다. 차이는 브리지가 어디에 박히느냐다. EMIB는 유기 substrate 내부에, CoWoS-L은 RDL 인터포저 내부에 매립한다. 양산 캐파·고객·생태계도 별개로 움직인다.
EMIB와 Foveros의 관계는? EMIB는 수평적 die-to-die 연결, Foveros는 수직적 die-on-die 적층이다. 보완 관계로 함께 쓰인다. Meteor Lake·Lunar Lake 등에서 이미 Foveros 위에 EMIB를 결합한 구조가 양산됐다.
EMIB-T가 왜 중요한가? 일반 EMIB의 브리지는 passive routing 만 한다. EMIB-T는 TSV로 수직 전원·신호 경로를 추가해 위쪽 die에 더 안정적으로 전력을 공급하고, Foveros 적층·HBM base die와의 결합 자유도를 높인다. 결과적으로 EMIB가 단순 2.5D를 넘어 3D 하이브리드로 확장되는 핵심 레버다.
HBM 패키징에 EMIB가 실제 쓰이고 있나? Intel 자체 데이터센터 제품(예: Sapphire Rapids HBM 버전)에서 EMIB로 HBM이 통합된 사례가 이미 양산됐다. 외부 고객 시나리오 — 메모리 3사가 별도 가속기 고객용 패키지에 HBM을 결합 — 는 보도 기반으로 2026년 이후 본격화될 것으로 거론되고 있다.