제품과 현장 이미지
왜 지금인가: 칩렛 경제성은 조립보다 테스트에서 먼저 깨진다
2.5D와 3D 패키징의 투자 논리는 단순하다. 큰 SoC 하나를 선단 노드로 밀어붙이는 대신, 로직, SRAM, I/O, HBM, 아날로그를 다른 공정과 다른 다이 크기로 나누면 설계 자유도와 수율을 동시에 얻을 수 있다. 그러나 이 논리는 각 다이가 실제로 양품이고, 스택 후에도 어느 인터커넥트가 실패했는지 분리해낼 수 있을 때만 성립한다.
IEEE 1838이 중요한 이유는 여기 있다. 이 표준은 패키지 완성 후 외부 핀에서 내부 다이까지 테스트 명령과 데이터를 전달하는 길을 정의한다. IEEE SA의 설명처럼 IEEE 1838은 multi-die stack에 들어갈 다이에 적용되는 die-centric 표준이며, die-level feature를 정의한다. 즉 패키지 업체가 나중에 알아서 해결할 문제가 아니라, 칩렛 설계 단계에서 이미 들어가야 하는 DFT 계약이다.
AI 가속기 패키지는 한 개의 결함이 전체 모듈 가격을 날릴 수 있다. HBM 스택 하나, 로직 베이스 다이 하나, 인터포저 마이크로범프 일부가 각각 낮은 확률로 실패해도, 조립 후 발견되는 불량은 비용이 커진다. 그래서 질문은 '칩렛을 쓸 것인가'가 아니라 '각 칩렛을 어떤 테스트 접근 규약으로 상품화할 것인가'가 된다. IEEE 1838은 그 답의 가장 현실적인 공통분모다.
무엇인가: DWR, SCM, FPP로 다이를 테스트 가능한 모듈로 만든다
IEEE 1838의 핵심은 복잡한 스택을 테스트 가능한 모듈들의 조합으로 바꾸는 것이다. 공개 초록과 IEEE SA 설명은 이 표준이 인접한 적층 다이 사이의 인터커넥트 레이어와 개별 다이를 테스트할 수 있는 modular test access architecture를 제공한다고 설명한다. 현장에서 중요한 구성은 세 가지다.
DWR(Die Wrapper Register)는 다이 경계에 놓이는 래퍼다. 다이 내부 코어 테스트와 다이 간 연결 테스트를 분리한다. 칩렛 공급자는 DWR을 통해 자기 다이를 독립 테스트 가능한 단위로 만들고, 패키지 통합자는 스택 상태에서 해당 다이를 격리하거나 연결해 테스트할 수 있다.
SCM(Serial Control Mechanism)은 저대역폭 제어 경로다. 명령, 모드 설정, 래퍼 제어를 스택 내부로 전달한다. 대량 스캔 데이터를 빠르게 밀어 넣는 고속도로라기보다, 어떤 다이를 어떤 모드로 열고 닫을지 지시하는 제어선에 가깝다.
FPP(Flexible Parallel Port)는 선택적 고대역폭 데이터 경로다. 테스트 시간이 ATE 비용으로 직결되는 제품에서는 FPP가 중요해진다. 모든 다이에 동일한 폭의 포트를 강제하지 않고, 제품의 핀 예산, 테스트 시간, 스택 구조에 맞춰 병렬 테스트 데이터 경로를 설계할 수 있게 한다.
이 구조가 좋은 이유는 표준이 테스트 언어를 통일한다는 점이다. IP, 칩렛, 패키지, ATE 프로그램이 각자 다른 방식으로 다이 내부를 열어야 한다면 NRE와 검증 부담이 폭증한다. IEEE 1838은 다이 경계의 테스트 접근 계약을 먼저 정하고, 그 위에 EDA 자동화와 생산 테스트 플로를 얹게 만든다.
왜 어려운가: 표준 채택보다 모델링, 전력, 시간이 더 어렵다
IEEE 1838을 도입한다고 3D-IC 테스트 문제가 사라지는 것은 아니다. 첫 번째 병목은 테스트 전력이다. 스캔 테스트는 기능 동작보다 스위칭 패턴이 비정상적으로 높을 수 있다. 3D 스택은 열 경로가 제한되고, 특정 다이가 다른 다이 위에 놓인다. 테스트 중 전력 피크가 실제 동작보다 더 위험할 수 있어, 패턴 스케줄링과 전력 제한 모델이 필요하다.
두 번째 병목은 테스트 시간이다. SCM만으로 제어와 데이터를 모두 처리하면 접근성은 생기지만 시간이 늘어난다. FPP를 쓰면 시간은 줄일 수 있지만 포트, 배선, 래퍼 설계, 검증 복잡도가 증가한다. 결국 설계자는 DFT 면적과 ATE 시간 사이의 비용 최적점을 찾아야 한다.
세 번째 병목은 인터커넥트 결함 진단이다. 3D 적층에서는 마이크로범프, 하이브리드 본딩 패드, RDL, 인터포저 배선, 패키지 기판이 모두 실패 후보가 된다. 같은 관측 실패가 다이 내부 로직 결함인지, 다이 경계 래퍼 설정 오류인지, 물리 인터커넥트 오픈인지 구분되어야 재작업, 수율 개선, 공급사 책임 분리가 가능하다.
네 번째 병목은 EDA 플로 통합이다. Siemens는 Tessent Multi-die 자료에서 IEEE 1838 compliant 하드웨어 생성과 삽입 자동화를 강조한다. 이 말은 반대로 수작업 RTL 패치로는 제품 복잡도를 감당하기 어렵다는 뜻이다. DFT 컴파일, IJTAG 네트워크, ATPG, 시뮬레이션, 패턴 재사용, 패키지 레벨 테스트 프로그램이 하나의 데이터 모델로 이어져야 한다.
누가 유리한가: 표준, EDA, OSAT, 파운드리의 경계가 겹친다
IEEE 1838에서 유리한 쪽은 단순히 패키징 캐파가 큰 회사가 아니다. 유리한 플레이어는 다이 설계, DFT 삽입, 패키지 조립, ATE, 실패 분석을 하나의 폐루프로 묶을 수 있는 조직이다.
EDA 업체는 가장 직접적인 수혜자다. Siemens는 공개 자료에서 Tessent Multi-die가 IEEE 1838 표준에 맞춘 하드웨어 생성과 삽입을 지원한다고 설명한다. Synopsys, Cadence 계열의 DFT, ATPG, 패키지 분석 플로도 같은 방향으로 움직인다. 칩렛 시대의 EDA 가치는 PPA 최적화만이 아니라, 패키지 완성 후에도 관측 가능하고 진단 가능한 구조를 자동 생성하는 능력에서 나온다.
OSAT와 파운드리는 테스트 접근 규약을 패키지 플랫폼의 일부로 흡수할 가능성이 높다. 고객 다이가 IEEE 1838 같은 공통 규약을 갖고 들어오면, 조립 전 Known Good Die 확인, 조립 후 stack test, 불량 위치 분리가 쉬워진다. 반대로 각 고객이 독자적인 DFT 포트를 가져오면 테스트 보드, ATE 프로그램, 실패 분석 절차가 고객별로 갈라진다.
표준 그룹의 역할도 커진다. IEEE 1838은 IEEE 1149.1, IEEE 1500, IEEE 1687과 함께 쓰이는 경우가 많다. 칩렛 인터커넥트 표준인 UCIe가 데이터 링크와 프로토콜의 공통 언어를 제공한다면, IEEE 1838은 생산 테스트와 진단의 공통 언어에 가깝다. 둘 중 하나만으로는 상용 칩렛 생태계가 완성되지 않는다.
한국 렌즈: HBM 강국일수록 테스트 계약이 더 중요해진다
한국 관점에서 IEEE 1838은 추상적인 표준이 아니다. 삼성전자와 SK hynix는 HBM과 선단 패키징의 중심 공급망에 있고, 국내 팹리스와 디자인하우스는 AI, 자동차, 네트워크용 칩렛 구조를 검토할 수밖에 없다. 메모리 다이만 잘 만드는 시대가 아니라, 로직 칩렛, HBM, 인터포저, 기판, 테스트가 함께 팔리는 시대다.
HBM은 이미 스택 자체가 테스트와 수율 관리의 산물이다. 여기에 로직 칩렛과 맞물리는 2.5D 패키지가 붙으면 책임 경계가 더 복잡해진다. 메모리 공급사, 파운드리, OSAT, 시스템 고객이 각각 다른 테스트 데이터를 갖고 있으면 수율 문제의 원인을 찾는 데 시간이 걸린다. IEEE 1838식 접근성은 이런 협업에서 공용 계측 포인트를 제공한다.
국내 팹리스에는 더 현실적인 함의가 있다. 칩렛을 외부 IP처럼 사서 붙이는 모델은 매력적이지만, 실제 양산에서는 '이 칩렛이 스택 안에서 어떻게 테스트되는가'가 구매 조건이 된다. 기능 검증만 통과한 칩렛은 부족하다. DFT 래퍼, 테스트 모드, 패턴 전달 방식, ATE 시간, 불량 리포트 포맷까지 계약에 들어가야 한다.
대학과 인력 시장에도 신호가 있다. RTL, 검증, 물리설계만으로 칩렛 제품을 끝낼 수 없다. DFT 엔지니어는 스캔 삽입을 넘어 패키지 레벨 테스트 아키텍처, IJTAG, ATPG 압축, 열-전력 제약, 실패 분석 데이터까지 이해해야 한다. 한국이 HBM과 첨단 패키징을 계속 전략 산업으로 본다면, IEEE 1838 같은 3D-DFT 교육은 선택 과목이 아니라 제품화 인프라다.
앞으로 6-12개월에 볼 지표
첫째, EDA 벤더의 multi-die DFT 자동화 발표를 봐야 한다. 단순히 IEEE 1838을 지원한다고 말하는 수준이 아니라, RTL 삽입, IJTAG 설명, ATPG 패턴 생성, 패키지 테스트 프로그램까지 이어지는지가 중요하다.
둘째, 파운드리와 OSAT의 칩렛 설계 가이드에서 테스트 접근 규약이 얼마나 명시되는지 봐야 한다. bump pitch, substrate rule, thermal design guide만 있고 DFT 계약이 약하면 양산 단계의 책임 분리가 늦어진다.
셋째, AI 가속기 고객의 패키지 수율 발언을 봐야 한다. 공개 실적 발표에서 구체 수율을 말하는 경우는 드물지만, CoWoS류 캐파, HBM 공급, 테스트 병목, 패키지 사이클 타임 언급은 간접 지표가 된다.
넷째, UCIe와 IEEE 1838의 접점이다. 데이터 인터커넥트 표준과 테스트 접근 표준이 별도로 존재하면 칩렛 생태계는 여전히 통합 비용을 가진다. 상용 레퍼런스 플로가 두 표준을 함께 다루기 시작하면, 칩렛 조달 조건이 더 구체화될 가능성이 높다.
다섯째, 한국 내 DFT 채용 공고의 내용이다. scan, ATPG만 요구하던 포지션이 2.5D, 3D-IC, IEEE 1838, IJTAG, package test를 함께 요구하기 시작하면 산업 수요가 교과서 수준을 넘어섰다는 신호다.
오해 정리: IEEE 1838은 칩렛 인터커넥트 표준이 아니다
가장 흔한 오해는 IEEE 1838을 UCIe 같은 칩렛 데이터 인터커넥트 표준으로 보는 것이다. IEEE 1838은 기능 데이터 링크의 대역폭과 프로토콜을 정하는 표준이 아니라, 3D 스택 내부 다이에 테스트 접근성을 제공하는 DFT 표준이다. 제품이 정상 동작할 때 패킷을 얼마나 빨리 보내는지가 아니라, 제품을 만들고 고장 났을 때 어디까지 관측하고 제어할 수 있는지가 초점이다.
두 번째 오해는 DFT가 후공정의 문제라는 생각이다. IEEE 1838은 die-centric 표준이다. 즉 다이가 스택에 들어가기 전에 이미 래퍼와 제어 구조를 갖춰야 한다. 패키지 조립 후 외부에서 접근할 수 없는 다이는 아무리 좋은 공정으로 만들어도 상품화 위험이 크다.
세 번째 오해는 FPP가 항상 필요하다는 주장이다. FPP는 선택적이다. 저가 제품이나 테스트 데이터량이 작은 구조에서는 SCM 중심 접근이 충분할 수 있다. 반대로 고가 AI 패키지처럼 ATE 시간이 비용과 병목으로 직결되는 제품에서는 병렬 테스트 데이터 경로의 경제성이 커진다.
결론은 간단하다. 칩렛은 분해된 SoC가 아니라, 분해된 책임 구조다. IEEE 1838을 도입한다는 것은 각 다이가 기능 블록이면서 동시에 테스트 가능한 상품 단위가 되어야 한다는 뜻이다. 이 계약을 설계 초기에 고정하지 못하면, 패키징 캐파를 확보해도 양산 램프는 느려진다.
팩트체크 노트
| Claim | Verified value | Source | As of |
|---|---|---|---|
| IEEE 1838 is a die-centric standard for a die intended to be part of a multi-die stack. | Die-centric standard, applies to a die intended for a multi-die stack, IEEE Std 1838-2019 page | IEEE SA IEEE 1838-2019 | 2026-07-02 |
| IEEE Std 1838-2019 provides modular test access so dies and interconnect layers between adjacent stacked dies can be tested individually. | Modular test access architecture for individual dies and adjacent stacked-die interconnect layers | IEEE Xplore IEEE Std 1838-2019 | 2026-07-02 |
| The commonly described IEEE 1838 blocks are DWR, SCM, and optional FPP. | DWR, SCM, optional FPP listed in Cadence technical summary | Cadence Breakfast Bytes | 2026-07-02 |
| Siemens Tessent Multi-die material states support for IEEE 1838 compliant hardware generation and insertion. | Tessent Multi-die supports automation for generation and insertion of hardware compliant with IEEE 1838 | Siemens Tessent Multi-die fact sheet | 2026-07-02 |
원문 링크
- IEEE SA IEEE 1838-2019 (2020-03-16 - Standard scope, die-centric claim, feature figure source note)
- IEEE Xplore IEEE Std 1838-2019 (2020-03-16 - Modular test access claim for dies and adjacent interconnect layers)
- Cadence Breakfast Bytes: IEEE 1838 (2020-06-10 - DWR, SCM, optional FPP description)
- Siemens Tessent Multi-die fact sheet (2024-11-01 - EDA positioning, IEEE 1838 compliant hardware automation)
- Siemens 3D IC Test challenges video page (2024-01-01 - Hierarchical DFT, SSN, enhanced TAPs, IEEE 1687 and IEEE 1838 positioning)
- Semiconductor Engineering IEEE 1838 knowledge center (2025-01-14 - Recent trade-publication context for chiplet and 3D-IC test standards)
이미지와 원본 자료 후보
- IEEE 1838 standard landing page (standard_public - IEEE standard page publicly viewable, standard text and figures may require IEEE permission - link only, do not embed)
- Siemens Tessent Multi-die fact sheet (company_press - Company marketing material, reuse rights not explicit - link only, do not embed)
- Cadence IEEE 1838 technical blog (link_only - Cadence blog content, reuse rights not explicit - link only, do not embed)
