Latest semiconductor intelligence.

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요즘 테크업계: 어떤 사람들이 해고당하는가

해고는 추첨이 아니다. 패턴이 있다. 2026년 빅테크 레이오프 물결을 보면, 잘리는 사람들의 유형이 놀라울 만큼 일관적이다. 회사마다 이유는 다르게 말하지만, 실제로 나가는 사람들의 프로파일은 거의 같다. 1. 중간 관리자: 가장 먼저, 가장 많이 잘리는 그룹이다. 왜 중간...

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메모리, 인공지능 반도체를 빼면 불황이다.

AI 반도체는 전체 매출의 절반을 차지하면서 업계 사상 최대 호황을 누리고 있지만, 전통 소비자용 반도체는 심각한 침체에 빠졌다. 2026년 글로벌 반도체 시장은 WSTS 기준 $9,755억(약 26.3% 성장) 으로 사상 첫 1조 달러 돌파를 눈앞에 두고 있다. BofA는...

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Synopsys 2026: Ansys 통합 이후, 변곡점에 선 EDA 제왕

전세계의 반도체 회사가 Synopsys의 EDA 제품을 사용한다. 그렇기에, Synopsys의 연례 발표를 보면 반도체 시장 전체의 흐름이 보인다. Synopsys의 2025-2026년을 맞이하는 풍경은 1년 전과 완전히 다르다. $350억 Ansys 인수 가 완료되면서...

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반도체 엔지니어를 위한 미국 온라인 공학 석사 가이드

미국 Top 10 공대에서 출퇴근하며 석사 학위 를 딸 수 있는 시대다. Georgia Tech, Purdue, USC 등 명문 대학들이 100% 온라인 ECE 석사 과정을 운영하고 있으며, 졸업장에 'Online'이라는 표기 없이 캠퍼스 학위와 동일한 학위를 수여합니다....

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최저가 맥북을 샀더니, 불량 칩이 들어있습니다. (근데 이게 정상입니다)

애플 실리콘의 M5 라인업 전체는 사실 핵심 모듈 하나에서 출발한다. 나머지는 수율 관리와 패키징 기술. 이것이 애플의 실력, 그리고 이것은 곧 기업의 재무제표에 들어난다. 전 제품 라인업을 사실상 하나의 핵심 IP 설계로 커버하고, 죽은 트랜지스터도 제품으로 파는 회사....

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Computational Boolean Algebra: Shannon expansion, SAT

TL;DR 1. 문제의식: Karnaugh map이 깨지는 순간 1.1 40 variables면 Karnaugh map은 끝 1.2 이 글이 노리는 3가지 2. Shannon cofactor: “변수 고정”이 만들어내는 새 function 2.1 정의: cofactor는...

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[VLSI CAD] kbdd · MiniSAT · Espresso · SIS?

EDA, VLSI CAD 수업을 듣다 보면, 갑자기 이런 도구들이 튀어나온다. 처음엔 다 비슷해 보인다. “다 논리식 만지는 거 아님?” “이걸 실무에서 쓰긴 하나?” 결론부터 말하면 이 도구들은 ‘칩이 맞는지 증명하는 세계’의 도구들이다. 이런 기본적인 개념들이 Logic...

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반도체 Aging에 대하여 — BTI/HCI, Aging SPICE Simulation

반도체도 나이를 먹는다 오늘날의 반도체 소자 (Semiconductor devices)는 동작 시간에 따라 서서히 성능이 열화되는, 일종의 “노화” 현상 을 겪습니다. 마치 기계 부품이 오랜 사용으로 마모되듯이, MOSFET 트랜지스터도 장시간 동작 시 전기적 특성이...

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FPGA vs ASIC: 내부 구조와 차이점, 그리고 산업의 미래

FPGA와 ASIC의 내부 구조를 깊이 있게 파헤쳐보고 두 기술의 장단점 및 비즈니스적 의미까지 살펴보겠습니다. 반도체 칩 설계의 추상화 계층부터 시작하여, FPGA와 ASIC의 구조적 차이, FPGA vs ASIC 의 기술·비용·양산 관점 비교, 그리고 "GPU나 CPU도...

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Setup Time과 Hold Time — VLSI 타이밍의 기초 완전 정복

Setup Time과 Hold Time 은 디지털 회로의 타이밍 제약 중 가장 중요한 두 가지입니다. 이 두 조건을 동시에 만족하지 못하면 metastable state에 빠져 회로가 오작동할 수 있습니다. 개요: 비행기 도착 비유로 이해하는 Setup과 Hold 어떤 공항의...

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What is Clock Tree Synthesis (CTS) - Skew, Latency

Clock Tree Synthesis (CTS) is a key step in physical design to evenly distribute the clock signal from the clock source to all flip-flops (FFs) on the...

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CTS(Clock Tree Synthesis)란? — Skew, Latency

CTS(Clock Tree Synthesis) 는 클록 소스에서 칩의 모든 플립플롭(FF)까지 클록 신호를 균등하게 분배하는 물리설계 핵심 단계입니다. 목표는 Clock Skew(클록 도착 시간 차이) 를 최소화하고 Insertion Delay(신호 전파 지연) 를 제어하여...

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