RTL2GDS: Parasitic Extraction, PEX

1. 서론: Interconnect-Dominant Era의 도래

현대 반도체 공학의 발전사는 끊임없는 소자 Scaling와 집적도 향상의 역사로 정의될 수 있다. Moore's Law이 예측한 바와 같이, 트랜지스터의 집적도는 약 18개월에서 24개월마다 두 배로 증가해 왔으며, 이는 정보 처리 능력의 비약적인 향상을 이끌어냈다.

그러나 이러한 Geometric Scaling는 회로 설계자들에게 새로운 형태의 도전을 안겨주었는데, 그중 가장 본질적이고 결정적인 변화는 바로 회로의 성능을 제약하는 주된 요인이 메모리와 트랜지스터 자체에서 Memory와 Interconnect으로 이동했다는 사실이다. (Interconnect 발전 속도가 제일 느리다.)

과거 µm 단위의 공정 기술이 주류를 이루던 시절, 집적 회로의 동작 속도는 주로 트랜지스터의 Gate Delay에 의해 결정되었다. 당시 Metal은 소자들을 연결하는 이상적인 도체정도로 여겼으며(상대적으로 delay가 작아서), Metal에서 발생하는 Resistance과 Capacitance 성분은 전체 지연 시간에서 차지하는 비중이 무시할 수 있을 정도로 미미했다.

설계자들은 트랜지스터의 성능 최적화에 집중함으로써 전체 칩의 성능을 예측하고 개선할 수 있었다.

하지만 공정 기술이 Deep Sub-Micron (DSM) 영역을 지나 nm 시대로 진입하면서 상황은 급반전되었다. 트랜지스터의 채널 길이가 짧아지고 구동 능력이 향상됨에 따라 게이트 지연은 지속적으로 감소한 반면, 소자들을 연결하는 Metal의 폭과 간격은 나노미터 수준으로 좁아졌다.

Metal은 두께가 두꺼울 수록 저항 값이 낮아지는 특성을 갖고있다. 공정 스케일링이 계속되면서 Metal을 얇게 만들면서 저항은 더 커졌고, 메탈 간의 간격이 좁아지면서 Noise issue도 심각해졌다.

이로 인해 Metal의 단위 길이당 RC 값은는급격히 증가하게 되었고, 결과적으로 신호가 Metal을 통과하는 데 소요되는 시간인 Interconnect Delay이 전체 회로의 성능 병목Bottleneck으로 작용하는 'Interconnect-Dominant Era'가 도래하게 된 것이다.

2. Physical Considerations of Nanoscale Parasitic Components

Parasitic Extraction (PEX) 기술을 이해하기 위해서는 nanoscale Interconnect와 Dielectric 사이에서 발생하는 현상 이해가 선행되어야 한다.

거시적 세계의 Ohm’s Law나 Parallel-plate Capacitor 모델은 Quantum Effects와 미세 구조 효과가 지배하는 영역에서는 심각한 오차를 유발하기 때문이다.

2.1 Resistance: Physical Limits & Scaling Effects

Interconnect의 Resistance는 얇고 길수록 저항이 커집니다. 그리고 물질의 특성이 중요합니다.

물질의 특성 영향을 줄이기 위해, 업계는 Aluminum (Al)에서 낮은 Resistivity를 가진 Copper (Cu) Route로 전환했습니다. Cu는 뛰어난 전도성과 Electromigration (EM) 내성으로 표준이 되었으나, Wire width가 수십 나노미터로 축소되며 'Size Effect'라는 물리적 장벽에 직면했습니다.

(참고로, Copper 보다는 Silver가 전도성은 더 좋습니다. 매우 비쌀 뿐.)

• Electron Scattering Mechanism: 상온에서 Cu 전자의 Mean Free Path는 약 39~40nm입니다. Metal 폭이 이 수치에 근접하거나 작아지면, 전자가 이동 중 표면이나 Grain Boundary에 충돌하는 빈도가 급증합니다.
• Dominant Factors: Boltzmann Transport Equation에 기반한 분석 결과, 가장 지배적인 저항 증가 요인은 Grain Boundary Scattering입니다.
  • Metal 미세화는 Cu Grain size를 제한하여 경계면 밀도를 높이기 때문입니다. 그 뒤를 이어 Surface Roughness Scattering이 저항 상승 곡선을 가속화합니다.
• Barrier Metal & Liner: Cu 원자의 확산을 막기 위해 Tantalum (Ta)이나 Tantalum Nitride (TaN) 같은 고저항 물질로 Metal을 감싸야 합니다.
  • Metal 폭이 줄어도 Barrier thickness는 일정 수준 유지되어야 하므로, 결과적으로 Cu Volume Fraction이 급감하며 Effective Resistance가 폭발적으로 증가합니다.
• Skin Effect: GHz 대역의 고주파 동작 시 전류가 도체 표면으로 쏠리는 현상입니다. 이는 유효 단면적을 감소시켜 AC Resistance를 증가시키며, 단순 DC Resistance 모델링만으로는 Signal Integrity (SI)를 정확히 예측할 수 없게 만듭니다.

그리고 아래 그림처럼 Layer마다 Metal의 두께가 다릅니다.

맨 아래가 Metal 1 (1층)이고, 맨 위가 M5(5층)인데, 5층이 제일 굵습니다. (저항이 작습니다.)

2.2 Capacitance: Multi-dimensional Complexity

과거에는 Metal 폭이 넓어 Plate Capacitance (Area Capacitance)가 지배적이었으나, 현재는 Metal의 Aspect Ratio가 1.0을 상회하면서 지배적인 성분이 Sidewall Capacitance (Coupling Capacitance)로 이동했습니다.

2.3 Inductance: The Necessity of High-Speed Modeling

과거 RC 모델만으로 충분했던 주파수 대역과 달리, Clock Frequency가 GHz에 도달하고 Rise Time이 수십 ps 단위로 짧아지면서 On-chip Inductance 모델링도 필요해지고 있습니다.

3. Parasitics Extraction 방법론

Parasitics 성분을 추출하는 Engine은 정확도와 속도라는 상충되는 목표 사이에서 다양한 스펙트럼을 가진다. 크게는 Rule-Based 방식과 Field Solver 방식으로 대별된다.

3.1 Rule-Based Extraction: 속도와 용량의 최적화

규칙 기반 추출은 방대한 Full-Chip을 합리적인 시간 내에 처리하기 위해 고안된 방식이다. 이 방식은 복잡한 맥스웰 방정식을 직접 푸는 대신, 미리 계산된 패턴 라이브러리와 Empirical Formula을 사용한다.

Foundry는 사전에 다양한 Metal 구조(폭, 간격, 밀도 등)에 대해 정밀한 시뮬레이션을 수행하고, 그 결과를 Caption Table이나 Look-Up Table형태로 Fabless에 제공한다.

PEX Tool은 Layout을 scan하며 pattern을 인식하고, 해당 패턴에 맞는 Parasitics 성분 값을 테이블에서 Interpolation, Extraplolation을 사용하여 계산한다. 이 방식은 2.5D 추출이라고도 불리며, 수직 및 수평 성분을 분리하여 계산한 뒤 합산하는 방식을 주로 사용한다.

• 장점: 처리 속도가 매우 빠르며, 수천만 게이트 규모의 SoC 전체를 하루 안에 추출할 수 있는 용량을 가진다.
• 단점: FinFET의 MOL 구조나 복잡한 비아 어레이와 같이 표준화되지 않은 3차원 구조에 대해서는 정확도가 떨어질 수 있다. 일반적으로 필드 솔버 대비 큰 오차를 허용한다.
• 대표 툴: Siemens Calibre xRC, Synopsys StarRC, Cadence Quantus

3.2 Field Solver Extraction

Field Solver는 Maxwell’s Equations를 Numerical Analysis 기법으로 물리 현상을 직접 시뮬레이션하여 Parasitic Components를 산출합니다.

Look-Up Table 계산하는 Rule-Based Extraction보다 Field Solver의 계산이 더 복잡하고, 정확하다는 뜻입니다.

주로 Finite Element Method (FEM), Boundary Element Method (BEM), 또는 Random Walk 알고리즘이 핵심 엔진으로 사용됩니다.

Synopsys의 StarRC는 Rule based고, QuickCap은 Field Solver입니다.

• Mechanism: 3차원 공간을 미세한 Mesh로 분할한 뒤, 각 지점에서의 Potential과 Electric Field를 계산하여 Charge (Q)를 도출합니다. 최종적으로 Q= CV 관계식을 통해 Capacitance를 정밀하게 산출합니다.
• Pros: 복잡한 Geometry에 대해서도 'Golden Reference' 수준의 정확도를 제공합니다.
• Cons: Computation Cost가 매우 높고 Runtime이 느립니다. 따라서 Full-chip Extraction에 Field Solver를 전면 적용하는 것은 시간과 컴퓨팅이 매우 많이 필요한 작업입니다.

3.3 Hybrid Extraction Strategy: Balancing Throughput & Accuracy

현대의 Extraction Tools는 Rule-based (Table-based) 방식과 Field Solver 방식의 장점을 결합한 Hybrid Architecture를 채택하고 있습니다. 이는 Advanced Nodes에서 요구하는 정밀도와 대규모 설계의 Throughput을 동시에 만족시키기 위한 전략입니다.

• Selective Application:
  • BEOL (Back-End-of-Line): 대부분의 일반적인 Metal 구간에는 고속 Rule-based Engine을 적용하여 전체적인 TAT을 단축합니다.
  • MOL (Middle-of-Line): FinFET 구조가 복잡하고 기생 성분이 지배적인 MOL 영역, Via Density가 높은 지역, 혹은 설계자가 지정한 Critical Nets에 대해서는 자동으로 3D Field Solver Engine을 호출합니다.
• Deterministic vs. Statistical: 특히 POCV 라이브러리와 연동되는 최근의 Signoff flow에서는 Hybrid extraction을 통해 추출된 정밀한 Net-to-net coupling 정보가 SI-aware STA의 신뢰도를 결정짓는 핵심 입력값이 됩니다.

3.4 데이터 Reduction 기술: TICER Algorithm

추출된 RLC 네트워크는 수백만, 수천만 개의 노드를 가질 수 있어, 이를 그대로 시뮬레이션 툴에 입력하면 해석 시간이 기하급수적으로 늘어난다. 따라서 정확도를 해치지 않는 범위 내에서 회로망을 단순화하는 축소(Reduction) 기술이 필수적이다.

가장 널리 사용되는 기법 중 하나인 TICER(Time Constant Equilibration Reduction) 알고리즘은 RC Time Constant를 기준으로 노드를 합병하거나 제거한다. 주어진 주파수 범위 내에서 회로의 응답 특성을 보존하면서 중요하지 않은 노드들을 제거함으로써, 시뮬레이션 속도를 높이고 데이터 크기를 줄인다. 이는 특히 수많은 기생 소자가 발생하는 Power Grid 해석이나 클럭 트리 분석에서 핵심적인 역할을 한다.

4. 산업 표준 포맷 SPEF의 구조와 활용

기생 성분 추출의 결과물은 EDA 툴 생태계 내에서 원활하게 공유되어야 한다.

이를 위해 IEEE 1481 표준으로 제정된 SPEF(Standard Parasitic Exchange Format)가 사실상의 산업 표준으로 사용되고 있다. SPEF는 ASCII 텍스트 기반으로, 넷리스트의 구조와 기생 성분 값을 계층적으로 기술한다.

근데 아날로그나 Mixed 회로 설계하시는 분들은 SPEF보다 SPF를 많이 쓰고(사람이 직접 수정하기가 쉽다.), Synopsys의 최신 설계 방법론을 사용하는 분들은 GPD를 많이 쓸 것이다.

SPEF, DSPF, SPICE, SPF 등 포맷이 많은데, SPEF만이 IEEE 표준이다. 범용성이 가장 높고, 대부분 Tool들이 SPEF로 Validation 된다. (그렇기 떄문에 DSPF, SPF 같은 것들 쓰다보면... 은근히 Tool bug들이 보인다. EDA 회사들도 "SPEF가 표준이니까, SPEF를 쓰세요. 나머지는 제한적으로 지원합니다." 라는 답변을 하곤 한다.)

4.1 SPEF 파일의 상세 구조

SPEF 파일은 크게 Header, Name Map, Ports, 그리고 Parasitic Description 섹션으로 나뉜다.

• Header: SPEF 버전, 디자인 이름, 생성 툴 정보, 그리고 R, C, L, T 등의 단위를 정의한다. 단위 정의는 후속 툴이 값을 올바르게 해석하는 데 매우 중요하다.
• Name Map: 파일 크기를 줄이기 위해 긴 넷 이름이나 인스턴스 이름을 짧은 정수 인덱스(예: *1, *2)로 매핑한다. 이는 파싱 속도를 높이는 데 기여한다.
• 기생 성분 정의 (D_NET vs R_NET):
  • R_NET (Reduced Net): Driver Pin에서 바라본 Load를 단순화된 Pi 모델(C-R-C) 등으로 표현한다. 논리 시뮬레이션이나 대략적인 타이밍 체크에 사용되며 파일 크기가 작다.

D_NET (Distributed Net): Metal의 물리적 구조를 상세한 RC 트리 또는 메쉬 형태로 표현한다. Metal의 각 세그먼트마다 저항과 커패시터가 정의되며, 가장 정확한 지연 시간 계산을 가능하게 한다.코드 스니펫

*D_NET *1 0.5  // Net ID *1, 총 커패시턴스 0.5pF
*CONN
*I *2:Y I      // *2 인스턴스의 Y 핀 (입력)
*I *3:A O      // *3 인스턴스의 A 핀 (출력)
*CAP
1 *2:Y *4:GND 0.2 // 핀과 그라운드 사이 캡
2 *3:A *4:GND 0.3
*RES
1 *2:Y *3:A 5.0   // 핀 사이의 저항 5.0옴
*END

5.Corner Analysis

반도체 제조 공정은 미세한 변동성을 내포하고 있으며, 칩이 동작하는 전압과 온도 환경 또한 가변적이다. 따라서 단일 조건에서의 추출만으로는 칩의 신뢰성을 보장할 수 없다. 이를 해결하기 위해 다양한 Process와 동작 환경을 조합한 '코너 분석'이 수행된다.

5.1 Parasitic Corners의 정의와 적용

기생 성분 코너는 Metal의 물리적 특성(폭, 두께)과 유전체 특성(유전율, 두께)의 변동 범위를 조합하여 정의된다.

• Cbest (Cmin): Metal 간 Cap이가 최소가 되는 조건이다.
  • 유전체의 두께가 가장 두껍고, Metal의 폭이 가장 좁으며, Metal 간격이 가장 넓은 경우이다. 커패시턴스가 작으면 신호 전달 속도가 빨라지므로, 신호가 너무 빨리 도착하여 데이터를 덮어쓰는 오류인 Hold time을 검증하는 데 주로 사용된다.
• Cworst (Cmax): Metal 간 커패시턴스가 최대가 되는 조건이다. 유전체 두께 최소, Metal 폭 최대, 간격 최소인 경우이다. 최소 저항 상태로, Signal delay가 증가하므로 Setup time검증에 사용된다.
• RCbest / RCworst: 저항(R)과 커패시턴스(C)의 곱인 RC 시상수를 기준으로 정의된다. 미세 공정의 긴 Metal(Long Interconnect)에서는 저항 성분이 지연 시간에 지대한 영향을 미친다.
  • 따라서 단순히 C가 큰 경우보다, R과 C가 모두 적당히 커서 RC 곱이 최대가 되는 RCworst 조건이 셋업 타임 분석에서 가장 비관적인(Pessimistic) 상황이 될 수 있다. 반대로 RCbest는 홀드 타임 분석의 최악 조건이 된다.
  • 그런데 실제 Foundry들의 RC 값들을 보면, 위 그래프와 완전 동일하지는 않다. 그렇기에 Static Timing Analysis 할 때 마지막 Signoff는 모든 코너로 검증이 필요하다.

5.2 Simultaneous Multi-Corner Extraction의 혁신

과거에는 각 코너별로(예: Typical, Cbest, Cworst, RCbest, RCworst) 별도의 추출 작업을 수행해야 했다. 이는 방대한 디스크 공간과 긴 처리 시간을 요구하는 비효율적인 방식이었다. 최신 추출 툴들은 한 번의 처리 과정에서 모든 필요한 코너의 기생 성분을 동시에 계산하는 'Multi-Corner Extraction' 기능을 제공한다.

이런 것들은 코너가 매우 많은 3D IC, HBM 설계에 큰 도움이 된다.

결론: 기생 성분 추출의 미래 전망

Parasitic Extraction은 이제 단순한 검증의 보조 수단을 넘어, 첨단 반도체 칩의 성능과 수율을 결정짓는 핵심 설계 공정으로 자리 잡았다. 3nm 및 그 이후의 Angstrom 시대로 나아가면서, 기생 성분 추출 기술은 다음과 같은 방향으로 진화할 것으로 전망된다.

첫째, 소자와 Metal의 경계 붕괴에 따른 통합 모델링이다. FinFET을 넘어 GAA(Gate-All-Around) 및 CFET(Complementary FET)과 같은 차세대 소자 구조에서는 트랜지스터 내부의 기생 성분과 외부 Metal 기생 성분의 상호작용이 더욱 강해진다. 이에 따라 디바이스 모델링(SPICE Model)과 PEX 간의 명확했던 경계가 허물어지고, 두 영역을 아우르는 통합된 추출 방법론이 요구될 것이다.

둘째, Statistical Parasitic Extraction의 보편화이다. 공정 마진이 제로에 수렴함에 따라, 단순히 최악/최선 케이스를 가정하는 코너 모델링만으로는 과도한 설계 마진(Over-design)을 초래하거나 수율 손실을 막기 어렵다. 공정 변동성을 확률 분포로 다루는 통계적 추출 기법이 더욱 정교해지고 표준화될 것이다.

셋째, AI/ML 기술의 접목이다. 엄청난 계산 비용이 드는 3D 필드 솔버의 정확도를 유지하면서도 속도를 획기적으로 높이기 위해, 머신러닝 모델을 활용하여 복잡한 패턴의 기생 성분을 예측하는 연구가 활발히 진행되고 있다. 이는 차세대 EDA 툴의 게임 체인저가 될 잠재력을 가지고 있다.

결론적으로, 물리적 한계를 극복하고 무어의 법칙을 지속하기 위해서는 소재와 공정의 혁신뿐만 아니라, 눈에 보이지 않는 기생 성분들을 정확히 규명하고 제어할 수 있는 추출 기술의 혁신이 필수적이다.