왜 지금 PCIe 7.0 리타이머인가
PCIe 7.0은 서버 플랫폼의 주변장치 인터페이스 업그레이드가 아니라 AI 노드 내부 배선 문제다. PCI-SIG는 PCIe 7.0 1.0을 2025년 6월 11일 회원사에 공개했고, 공개 설명에서 128.0 GT/s raw data rate와 x16 구성 최대 512 GB/s 양방향 대역폭을 제시했다. PCIe 6.0의 공개 목표가 64.0 GT/s와 x16 최대 256.0 GB/s였으므로, 세대당 대역폭은 다시 2배가 됐다.
하지만 보드 엔지니어가 보는 변화는 더 거칠다. PCIe 6.0과 7.0은 모두 PAM4와 FLIT, FEC 계열의 흐름을 공유하지만 PCIe 7.0은 32 GHz Nyquist로 올라간다. PCI-SIG의 PCIe 7.0 Q&A는 대역폭 증가가 PAM4 레벨 수를 늘린 결과가 아니라 clocking을 2배로 높인 결과라고 설명한다. 즉 신호 레벨 수를 바꾸는 문제보다 패키지 escape, PCB 유전체 손실, via stub, connector, retimer CDR, equalization margin을 한꺼번에 줄이는 문제가 된다.
이 타이밍이 중요한 이유는 AI 서버 내부의 east-west 트래픽이 GPU 간 전용 링크만으로 끝나지 않기 때문이다. NIC, DPU, NVMe SSD, CXL 메모리 확장, accelerator switch, management path가 모두 PCIe 계층 위에 얹힌다. NVLink나 UALink가 accelerator fabric을 겨냥한다면, PCIe는 시스템 전체의 common denominator다. 128 GT/s에서 리타이머는 옵션 부품이 아니라 보드 topology를 성립시키는 active channel element가 된다.
무엇이 바뀌나: PAM4를 유지하고 클록을 올린다
PCIe 7.0의 첫 번째 오해는 더 많은 전압 레벨을 쓰기 때문에 어려워졌다는 설명이다. 공개된 PCI-SIG 자료 기준으로 핵심은 반대다. PCIe 6.0에서 도입된 PAM4, FLIT mode, FEC 구조를 이어가면서 64.00 GT/s에서 128.00 GT/s로 올라간다. PCI-SIG의 PCIe 7.0 webinar Q&A는 PCIe 6.0이 16G Nyquist, PCIe 7.0이 32G Nyquist를 사용한다고 설명한다. 보드 입장에서는 단위 길이당 삽입손실, 반사, crosstalk, power supply induced jitter가 더 가혹하게 보인다.
리타이머의 역할은 단순 증폭기가 아니다. redriver는 channel loss를 어느 정도 보상하지만 clock and data recovery를 통해 link segment를 재생성하지 않는다. retimer는 각 방향의 수신 신호를 복원하고 다시 송신하므로, 하나의 긴 channel을 여러 개의 짧은 electrical link로 나눈다. 대가는 전력, 지연, 부품 원가, 펌웨어, link training 상태 공간이다. PCIe 7.0 보드는 고속 lane을 더 적게 쓰는 것이 아니라 동일한 x16 폭에서 더 높은 symbol rate를 쓰므로, retimer 위치가 보드 floorplan의 제약 조건이 된다.
엔지니어링 관점의 causal model은 간단하다. 128 GT/s PHY가 가능해져도 host package에서 connector까지의 channel operating margin이 부족하면 link는 낮은 속도로 fallback하거나 training 실패가 늘어난다. retimer를 넣으면 reach는 늘지만, 한 단계마다 CDR lock, equalization preset, lane margining, thermal drift를 검증해야 한다. 따라서 PCIe 7.0의 성패는 PHY IP 데이터시트보다 platform channel budget과 compliance workflow에 더 민감하다.
왜 어려운가: 32 GHz Nyquist는 보드와 패키지를 드러낸다
PCIe 7.0 난이도는 protocol feature list가 아니라 physical design closure에서 나온다. 32 GHz Nyquist 근처에서 FR-4급 유전체와 긴 connector path는 loss와 dispersion을 크게 만든다. 서버 메인보드가 모든 lane을 짧고 직선으로 routing할 수 없기 때문에, 실제 제품은 저손실 laminate, backdrill, tight via design, connector selection, retimer placement, thermal airflow를 동시에 조정한다. 이 중 하나라도 틀리면 simulation에서는 열렸던 eye가 bring-up에서 닫힌다.
또 다른 병목은 리타이머가 link를 투명하게 만드는 것이 아니라 상태를 늘린다는 점이다. 각 retimer hop은 lane reversal, polarity inversion, equalization, speed negotiation, error counter, firmware update, telemetry path를 가진다. AI 서버에서는 GPU baseboard, PCIe switch board, NIC riser, EDSFF storage backplane이 조합되므로 동일한 endpoint라도 channel 조합이 달라진다. compliance test가 단일 링크에서 통과되어도 rack-level SKU matrix에서 문제가 재현될 수 있다.
열도 무시하기 어렵다. retimer는 고속 analog front-end와 CDR을 가진 active device다. slot 근처에 배치하면 connector reach는 좋아지지만 airflow가 나쁘고, ASIC 근처에 배치하면 package escape 이후 손실을 빨리 끊을 수 있지만 고전력 칩 주변 thermal coupling이 커진다. 이 때문에 PCIe 7.0 보드의 진짜 최적화 변수는 lane length 하나가 아니라 insertion loss, jitter, latency, watts per lane, BOM, serviceability의 다목적 함수다.
누가 유리한가: PHY보다 플랫폼 검증을 가진 쪽
PCIe 7.0에서 유리한 회사는 가장 빠른 SerDes macro를 발표한 회사만이 아니다. 서버 CPU, GPU, switch ASIC, retimer, connector, PCB material, test equipment를 함께 움직일 수 있는 ecosystem position이 더 중요하다. PCI-SIG는 PCIe 7.0을 AI, HPC, cloud, networking 같은 data-intensive 시장 수요에 맞춘 specification으로 설명한다. 따라서 early adopter는 소비자 PC보다 hyperscale 서버와 accelerator 플랫폼일 가능성이 높다.
IP 공급사는 128 GT/s PHY와 controller를 팔 수 있지만 고객이 원하는 것은 spec compliance 그 자체보다 bring-up risk 축소다. retimer 업체는 channel reach를 늘려주지만, 실제 설계 win은 SI model, reference design, firmware maturity, telemetry visibility, compliance lab 경험에서 갈린다. 계측 장비 업체와 EDA 업체도 같은 이유로 중요해진다. PCIe 7.0에서는 pre-silicon channel simulation, post-silicon lane margining, production test limit이 서로 어긋나면 yield가 아니라 field reliability로 비용이 넘어간다.
표준 그룹 측면에서는 PCI-SIG의 Optical Aware Retimer ECN도 주목해야 한다. 공개 ECN 설명은 optical technology neutral한 link extension retimer 정의를 제안한다고 밝힌다. 이것은 PCIe가 곧 전면 광 인터커넥트로 바뀐다는 뜻은 아니다. 더 정확한 해석은 128 GT/s 이후 copper reach가 플랫폼 topology를 압박하므로, PCIe 생태계가 retimer 추상화를 유지한 채 optical segment를 흡수할 통로를 만들고 있다는 것이다.
한국 렌즈: 메모리 회사도 PCIe 보드 병목을 피할 수 없다
한국 기업이 PCIe 7.0을 봐야 하는 이유는 GPU 인터페이스를 직접 만들지 않더라도 AI 서버 value chain에서 PCIe가 계속 만나는 접점이기 때문이다. SK hynix와 삼성전자의 HBM은 accelerator package 안쪽에서 경쟁하지만, 서버 노드 밖으로 나오면 CXL 메모리 확장, NVMe storage, SmartNIC, DPU, management controller, accelerator tray가 PCIe 계층을 통과한다. 메모리 업체의 system solution 팀, SSD controller 팀, enterprise validation 팀은 PCIe 7.0 세대에서 단순 throughput보다 link 안정성과 error containment를 더 많이 다루게 된다.
파운드리와 국내 팹리스에는 다른 의미가 있다. 128 GT/s SerDes는 advanced node analog mixed-signal 설계, package escape, substrate loss, power integrity를 한꺼번에 요구한다. 국내 팹리스가 AI accelerator, DPU, switch ASIC, storage controller를 설계하려면 PCIe controller IP를 붙이는 수준으로는 부족하다. endpoint behavior, FLIT/FEC 관련 error handling, reset recovery, retimer chain에서의 corner case를 시스템 검증 계획에 넣어야 한다.
대학과 인력 시장에는 더 직접적인 신호가 있다. PCIe 7.0급 설계는 RTL만 잘하거나 board만 잘해서 닫히지 않는다. SerDes analog, SI/PI, package, firmware, protocol verification, Linux driver, compliance test가 이어진다. 한국의 반도체 교육이 AI 모델 구조나 HBM 공정만 강조하면 플랫폼 병목을 놓친다. 앞으로 12개월 동안 필요한 인력은 128 GT/s를 설명할 수 있는 사람이 아니라 failed link training log를 읽고 channel, retimer firmware, endpoint LTSSM 중 어디가 원인인지 좁힐 수 있는 사람이다.
6-12개월 워치포인트: spec보다 compliance와 부품 생태계
첫째, PCIe 7.0 silicon bring-up 발표가 늘어나는지 봐야 한다. 2025년 6월 11일 specification 1.0 공개 이후 실제 제품화는 PHY IP, retimer, switch, endpoint, test equipment가 함께 움직여야 가능하다. 단일 IP tapeout보다 multi-vendor interoperability 이벤트가 더 강한 신호다.
둘째, PCIe 6.x와 7.0 retimer firmware maturity를 봐야 한다. PCI-SIG가 공개한 Optical Aware Retimer ECN은 retimer abstraction이 PCIe roadmap에서 더 중요해졌다는 신호다. 광 segment가 바로 대량 채택되지 않더라도 optical aware retimer, copper cable, low-loss backplane 논의가 함께 움직이면 서버 topology가 변한다.
셋째, PCIe 8.0 draft 0.5의 피드백이 PCIe 7.0 설계에 역류하는지 봐야 한다. PCI-SIG는 2026년 5월 PCIe 8.0 draft 0.5가 회원 검토 가능해졌고 256.0 GT/s, x16 최대 1.0 TB/s 양방향 대역폭, 2028년 공개 목표를 제시했다. 8.0 논의는 먼 미래가 아니라 7.0 board material, connector, retimer partitioning 투자 판단에 영향을 준다.
넷째, 한국 기업은 CXL memory expander와 enterprise SSD 로드맵에서 PCIe 7.0 대응을 어떻게 표현하는지 봐야 한다. 단순히 'PCIe 7.0 지원'이라는 문구보다 max speed fallback, error telemetry, retimer compatibility, thermal envelope가 더 실용적인 지표다. 다섯째, 국내 교육과 채용 공고에서 SI/PI, SerDes validation, compliance engineer 수요가 늘어나는지 확인해야 한다. 128 GT/s 시대에는 RTL verification과 board validation 사이의 회색 지대가 병목이다.
FAQ: PCIe 7.0은 광 인터커넥트의 시작인가
질문 1: PCIe 7.0이면 모든 서버 보드가 곧 광으로 바뀌나? 아니다. 공개된 PCI-SIG Optical Aware Retimer ECN은 optical technology neutral한 retimer 기반 link extension 정의를 제안한다. 이것은 광 segment를 표준화된 PCIe retimer 모델 안으로 넣는 통로이지, 모든 링크를 광으로 바꾸겠다는 제품 로드맵이 아니다.
질문 2: PCIe 7.0의 병목은 FEC latency인가? FEC와 FLIT는 중요하지만 공개 자료 기준으로 PCIe 7.0의 대역폭 증가는 PCIe 6.0 대비 clocking을 높인 결과다. 그래서 첫 번째 병목은 대개 protocol overhead보다 32 GHz Nyquist 채널, retimer hop, board material, connector, thermal and validation closure다.
질문 3: 한국 팹리스는 그냥 검증된 IP를 사면 충분한가? 부족하다. controller와 PHY IP는 출발점이다. 제품 실패는 endpoint RTL보다 retimer chain, reset sequence, degraded speed fallback, error reporting, board SI corner에서 더 자주 드러날 수 있다. PCIe 7.0 지원을 제품 요구사항에 넣는 순간, silicon team과 board team과 firmware team의 책임 경계가 바뀐다.
팩트체크 노트
| Claim | Verified value | Source | As of |
|---|---|---|---|
| PCIe 7.0 specification 1.0 was released to PCI-SIG members on 2025-06-11. | Released to members at PCI-SIG Developers Conference 2025 on 2025-06-11. | PCI-SIG PCIe 7.0 specification page | 2026-06-30 |
| PCIe 7.0 doubles PCIe 6.x raw data rate from 64.0 GT/s to 128.0 GT/s. | PCIe 7.0 public page lists 128.0 GT/s and says it doubles PCIe 6.x 64.0 GT/s. | PCI-SIG PCIe 7.0 specification page | 2026-06-30 |
| PCIe 7.0 x16 maximum bidirectional bandwidth is up to 512 GB/s. | PCI-SIG PCIe 7.0 webinar Q&A states up to 512 GB/s bidirectionally using x16. | PCI-SIG PCIe 7.0 webinar Q&A | 2026-06-30 |
| PCIe 6.0 uses 64.0 GT/s and up to 256.0 GB/s via x16 configuration. | PCI-SIG PCIe 6.0 public page lists 64.0 GT/s and up to 256.0 GB/s via x16. | PCI-SIG PCIe 6.0 specification page | 2026-06-30 |
| PCIe 7.0 uses PAM4 and FLIT mode at 32G Nyquist, while PCIe 6.0 uses PAM4 at 16G Nyquist. | PCI-SIG PCIe 7.0 webinar Q&A states PCIe 6.0 uses PAM4 at 16G Nyquist and PCIe 7.0 uses PAM4 and FLIT mode at 32G Nyquist. | PCI-SIG PCIe 7.0 webinar Q&A | 2026-06-30 |
| PCIe 8.0 draft 0.5 targets 256.0 GT/s, up to 1.0 TB/s bidirectional x16 bandwidth, and member release by 2028. | PCI-SIG PCIe 8.0 draft 0.5 page lists 256.0 GT/s, up to 1.0 TB/s x16 bidirectional, planned release to members by 2028. | PCI-SIG PCIe 8.0 draft 0.5 page | 2026-06-30 |
| PCI-SIG Optical Aware Retimer ECN defines a link extension retimer partially composed of optical technologies and is optical technology neutral. | PCI-SIG ECN page says it proposes a link extension retimer partially composed of optical technologies and is optical technology neutral. | PCI-SIG Optical Aware Retimer ECN | 2026-06-30 |
원문 링크
- PCI-SIG PCIe 7.0 specification page (2025-06-11 - PCIe 7.0 release date, 128.0 GT/s, doubling versus PCIe 6.x, feature chart.)
- PCI-SIG PCIe 7.0 webinar Q&A (2025-09-01 - 512 GB/s x16 bidirectional claim, PAM4 and FLIT continuity, 16G vs 32G Nyquist explanation.)
- PCI-SIG PCIe 6.0 specification page (2022-01-11 - PCIe 6.0 64.0 GT/s, x16 256.0 GB/s, PAM4, FEC, CRC, FLIT facts.)
- PCI-SIG Optical Aware Retimer ECN (2025-06-11 - Optical aware retimer definition and optical technology neutral wording.)
- PCI-SIG PCIe 8.0 draft 0.5 page (2026-05-01 - PCIe 8.0 draft 0.5, 256.0 GT/s target, x16 1.0 TB/s bidirectional target, 2028 planned release.)
이미지와 원본 자료 후보
- PCI-SIG PCIe 7.0 public page (standard_public - Public standards-body web page; specification downloads may be member-restricted. - link only, do not embed)
- PCI-SIG Optical Aware Retimer ECN page (standard_public - Public PCI-SIG ECN summary page; detailed ECN access may be member-restricted. - link only, do not embed)
- PCI-SIG PCIe 8.0 draft 0.5 page (standard_public - Public standards-body web page; specification downloads may be member-restricted. - link only, do not embed)
