첨단 공정에서는 공정 명칭(예: 7nm, 5nm, 3nm)이 실제 물리적 치수와 일치하지 않는다. 오히려 칩 제조사는 마케팅 목적으로 세대를 구분하며, 이를 통해 소비자에게 성능 향상을 부각시켜 왔다.
실제로 최근 공정 노드 이름은 회로의 어떠한 특정 치수를 가리키지 않으며, 2010년대 후반에 이르러서는 단순한 세대 구분용 명칭이 되었다.
즉, “3nm 공정”이라는 이름은 이제 더 이상 3나노미터의 구조를 의미하지 않고, "PPA 수준이 3nm급이다"라고 말하는 암시하는 마케팅 이름이다.
이에 따라 진정으로 “더 미세한 공정”인지를 평가하려면, 전통적인 nm 단위 대신 기하학적 특성(폰트 크기, 핀 크기 등) 에 기반한 대체 지표를 활용해야 한다.
가장 중요한건 PPA. 공정 수준이 미세하지 않더라도, 양산 가능하고 PPA가 좋으면, 좋은 공정이다. 그러나 이 글에서는 공정 미세 수준을 파악하는 방법에 대해서만 다룬다. PPA에 대해서는 다루지 않는다.
공정이 미세하다는 뜻은 무엇인가?
이 글에서는 소자(FEOL, BEOL)의 크기, 소자의 배치 간격.
즉, 기하학적 미세도를 미세 공정의 기준으로 잡았다.
기하학적 미세도의 정의
공정의 미세도는 결국 소자나 배선의 최소 치수(minimum dimension)에 좌우된다.
이를 Geometric resolution라 부른다. 구체적인 지표로는 Contacted Poly Pitch, Metal Pitch, fin pitch, sheet pitch Via Pitch 등 다양한 항목이 사용된다.
- CPP는 한 트랜지스터 게이트와 다음 게이트 사이의 간격을 의미하며, 흔히 트랜지스터 Gate pitch로도 불린다.
- MMP는 최소 금속 선폭과 간격의 합으로, 보통 앞단 금속(M0 혹은 M1) 피치와 같거나 약간 크다.
- FinFET나 GAAFET에서는 fin pitch나 sheet pitch가 채널 폭을 결정하는데, 최신 공정(예: TSMC 5nm)에서는 핀 간격이 약 25nm 수준으로 알려져 있다.
- Gate Pitch, Track Height: Standard Cell의 Height를 결정하는 기준으로, CPP 외에 셀 트랙 개수(n-track cell)와 셀 높이(cell height) 등도 대체 지표가 될 수 있다. 예컨대 5nm 공정에서 6-track cell, 180nm 셀 높이를 언급하는 식이다
- Other Metrics: 고체량 적층, 멀티패터닝 등을 반영하기 위한 유효 피치 개념도 있다. 예를 들어 멀티패터닝으로 패턴 분할된 경우 실질 피치는 2배로 계산해야 한다. 레이아웃에서 같은 네트워크 상의 레이어끼리 확장 규칙(same-net spacing)이 허용된 경우도 고려해야 하며, 라인엔드 형태에 따른 간격 차이(line-end spacing)도 예외 처리해야 한다.
David Schor
- TSMC 5nm 공정에서는 CPP(Poly pitch)가 약 48nm, metal pitch가 30nm 정도로 추정되었다.
- 한편 인텔의 “7nm” 공정(intel4 Process)에서는 CPP 50nm, fin/금속 피치 30nm로 알려진 바 있다.
David Schor
이러한 지표들을 종합하면, 공정 간 실질적인 미세도 비교표를 작성할 수 있다.
예를 들어 TSMC 3nm(N3)에서는 CPP = 45nm로 공개되었고, 그 외 노드들과 비교해도 트랜지스터 게이트 피치나 핀 피치가 상당히 격차가 있음을 알 수 있다.
Scotten Jones
‘nm’ 명칭의 역사와 마케팅 배경
초창기에는 공정 이름이 게이트 길이나 금속 피치 등 공정의 최소 치수와 직접 연관되었다. 예를 들어 90nm 시대에는 게이트 길이 약 90nm, 65nm 시대에는 약 65nm 등 대략 일치했다.
그러나 2000년대 중반부터 노드 이름이 마케팅 용어로 변질되기 시작했다. 경력이 오래된 반도체 엔지니어들은 “실제로 1997년 이후로 노드명은 칩상의 어떤 차원을 나타내지 않는다”고 지적한다.
즉, 22nm, 14nm, 10nm, 7nm 등이 도입될 때마다 모든 소자나 배선이 균일하게 축소된 것이 아니라, 해당 공정의 전반적 세대 교체를 의미하는 이름만 계속 이어져 온 것이다.
실제로 어떤 대형 파운드리의 7nm는 경쟁사의 10nm집적도와 비슷한 수준이었다. 그리고 그 경쟁사의 10nm도 실제 기하학적 사이즈가 10nm보다 컸다.
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이와 같이 노드명이 물리 치수와 무관해지자, “A사의 3nm보다 A사의 2nm가 진짜 미세한가? 그냥 2세대 3nm 아닌가?”에 대한 질문이 빈번히 제기되었다. 그래서 특정 파운드리가 세계 최초 *nm 공정을 한다고 하더라도, 실제 집적도와 PPA는 경쟁 파운드리 보다 못한 수준이 빈번하게 발생한다.
각 지표는 공정 기술 문헌이나 발표자료에서 간접적으로 유추할 수 있다.
PDK를 입수한 경우에는, DRC Rule이나 Technology LEF 파일에서 이러한 치수 정보를 추출해야 한다. Poloy min width와 Poly min spacing이 있으면 CPP를 구할 수 있다.
데이터 소스와 신뢰도 우선순위
- Design Rule Deck: DRC Rule set은 각 Layer의 min space, width를 직접 기술해 놓은 가장 근본적 자료다.
- 예를 들어 Rule file에서 Poly의 min-width(150nm)와 min-space 값을 확인할 수 있다.
- DRC Rule은 Foundry가 공식적으로 제공하는 설계 규칙이기 때문에, 실제 칩 제조 허용 사양과 일치한다. 따라서 피치 계산의 첫 출처가 된다.
- Magic Techfile / LEF (Technology File/Library Exchange Format): DRC 이후로는 techfile 에 명시된 값이 유용하다.
- PDK의 기술 파일에는 “M1 track pitch = 0.36μm” 등의 수치가 들어 있으며, 이를 통해 Layer 별 Pitch를 파악할 수 있다.
- LEF 파일의 SITE 정의에는 셀 그리드와 간격이 담겨 있어, 한 칩 영역 내 금속 패턴의 반복 간격을 확인할 수 있다. 다만 LEF 정보는 기본 셀 라이브러리 관점이므로 DRC만큼 상세하지 않다.
- 일반적으로 DRC 규칙이 ‘룰백서(rulebook)’라면, techfile은 ‘공정 매뉴얼’, LEF는 ‘표준 셀 설계 정보’로 이해하면 된다.
- 예외 처리:
- 멀티패터닝을 도입한 공정에서는, 핀 종류에 따라 간격이 달리 적용된다.
- 즉, 라인 끝에는 긴 요소에 대한 예외 요소들이가있을 수 있고, 같은 넷에 속한 두 패턴끼리 간격 완화를 허용할 수도 있다.
실제 공정 미세도 비교를 위한 절차는 다음과 같이 요약할 수 있다:
- 레이어 매핑(Layer Mapping): 목표 공정에 사용되는 주요 레이어(폴리, 핀, 금속1 등)를 파악한다. DRC 룰셋에서
poly또는fin관련 규칙을 찾고, 해당 레이어 명칭과 물리적 역할을 매핑한다. - Key Rule Identification: 위에서 식별한 레이어별로 “width”, “spacing”, “pitch” 등이 들어간 룰 명이나 코멘트를 검색한다. 예를 들어 Poly 레이어 관련 룰은
poly.1a,poly.1b등을, M1 레이어는m1.1,m1.2등으로 찾는다. 또한 FinFET 공정이면fin또는ctr같은 이름도 함께 살펴본다. - Extract Dimensions: 찾은 룰에서 min width과 최소 간격min spacing을 추출하여 피치로 환산한다. 예를 들어,
minwidth = 0.15μm, minspace = 0.15μm이면 CPP = 0.30μm가 된다. 이때 정규화를 고려하여 멀티패턴 여부나 same-net 완화 규칙을 적용한다. 필요한 경우 단위(μm→nm) 변환도 정확히 수행해야 한다. - Compute & Tabulate: 각 공정에 대해 CPP, MMP, fin pitch 등 주요 지표를 표로 정리한다. 비교 대상 공정(예: SkyWater 130nm, 삼성 5LPE, TSMC N5, 인텔 4 등)을 나열하고, 계산한 값들을 나란히 비교하면, 어떤 공정이 실제로 더 미세한지 알 수 있다. 예를 들어, SkyWater 130nm 가상 노드에서 CPP=300nm, M1 피치=360nm 등으로 계산하였다면, 이를 타 공정과 비교 표에 넣으면 된다.
이러한 절차를 통해, 표준화된 비교 표와 함께 체크리스트/템플릿을 마련해 두면 설계자는 각 공정의 물리 규모를 체계적으로 평가할 수 있다.
예를 들어 “공정별 CPP, MMP, fin pitch 정리표”를 작성하고, 추가로 DRC 룰 파일에서 해당 규칙 이름이나 수치를 바로 확인할 수 있는 핵심 키워드 목록을 만들어 두면 평가에 유용합니다.