RTL2GDS: Physical Verification, PV, ERC, LVS, DRC 반도체 물리적 검증

1.Tapeout 패러다임의 전환과 물리적 검증의 진화

반도체 집적회로 설계는 지난 수십 년간 끊임없는 복잡성과의 투쟁을 이어왔습니다. 수십 개의 트랜지스터로 시작된 초기의 집적회로는 이제 7nm, 5nm, 3nm 및 그 이하의 Angstrom 단위 공정으로 진입하며, 단일 다이(Die) 위에 수백억 개의 트랜지스터를 집적하는 거대한 시스템으로 진화했습니다.

RTL-to-GDS 흐름의 최종 관문인 Tapeout 직전에 수행되는 Physical Verification은 엔지니어들에게 가장 큰 심리적, 기술적 압박을 가하는 단계입니다. 단 하나의 미세한 Design Rule 위반이나 Layout Versus Schematic 불일치도 수십억 원에 달하는 Mask 비용 손실을 초래할 수 있으며, 시장 진입 시기를 놓치게 만드는 치명적인 Silicon Respin의 원인이 됩니다.

따라서 현대의 Physical Verification 엔지니어는 단순한 EDA 툴 운용 능력을 넘어, 반도체 소자 물리학, Lithography 공정의 광학적 특성, CMP(Chemical Mechanical Polishing) 공정의 기계적 역학, 그리고 회로 이론을 아우르는 융합적 지식을 갖추어야 합니다.

2. 데이터 무결성과 검증의 기초: PDK와 Sign-off 기준

2.1 Sign-off의 정의와 파운드리 계약

반도체 설계 흐름에서 'Sign-off'란 설계 데이터가 Foundry로 전송되어 제조가 시작되기 전, 제조 가능성과 동작 보증을 위한 모든 기술적, 품질적 조건을 충족했음을 공식적으로 승인하는 절차를 의미합니다. Physical Verification Sign-off는 Timing Sign-off와 함께 칩의 성공을 결정짓는 Sign-off 축을 형성합니다.

Physical Verification이 성공적으로 완료되면 설계 데이터는 GDS(Graphic Data System) 또는 OASIS(Open Artwork System Interchange Standard) 포맷으로 변환되는 Stream-out 과정을 거쳐 파운드리에 전달됩니다. (최근에는 주로 OASIS format 사용)

이 순간 Physical Verification의 결과물은 파운드리가 제공한 'Lithographic Contract'인 Design Rule Manual(DRM)을 설계자가 완벽히 준수했음을 증명하는 보증수표 역할을 합니다. Foundry는 이 데이터를 기반으로 마스크를 제작하며, 만약 검증되지 않은 위반 사항으로 인해 수율 저하가 발생할 경우 그 책임은 전적으로 설계 측에 귀속되므로 Sign-off 기준은 타협할 수 없는 절대적인 기준선으로 작용합니다.

2.2 PDK: 물리적 검증의 헌법

Physical Verification의 모든 기준은 파운드리에서 제공하는 Process Design Kit(PDK)에 정의되어 있습니다. PDK는 단순한 파일 모음이 아니라, 파운드리의 공정 능력과 한계들을 데이터화한 핵심 자산입니다. PDK 내에는 Verification Checks를 위한 Rule Deck(Runset)이 포함되어 있으며, 이는 DRC, LVS, ERC 등의 검사를 수행하는 코드로 구성됩니다.

PDK에는 Primitive Device Library와 Symbol, 그리고 P-Cell(Parameterized Cell) 정보가 담겨 있습니다. 검증 관점에서 가장 중요한 것은 Rule deck, Run set File입니다. 이 파일들은 사용하는 EDA 툴(Calibre, Pegasus, IC Validator 등)의 문법에 맞춰 작성되어 있으며, foundry PDK 버전에 따라 업데이트됩니다.

엔지니어는 프로젝트 초기에 PDK 버전을 확인하고, 최신 Design Rule Manual(DRM) 변경 사항이 현재 사용 중인 Rule Deck에 반영되었는지 검증하는 절차를 반드시 거쳐야 합니다. 특히 선단 공정에서는 공정 성숙도가 낮아 룰 변경이 빈번하므로, Tapeout 직전까지 파운드리의 최신 룰 패치를 추적 관리하는 것이 필수적입니다.

2.3 레이아웃 데이터 포맷의 진화: GDSII에서 OASIS로

전통적으로 레이아웃 데이터는 GDS 포맷, 그 다음은 GDSII 포맷으로 저장되었습니다. 반도체 설계 데이터는 엄청나게 큰데, 이런 데이터를 보관 할 수단이 엄청나게 큰 Tape였고, 이 Data를 Fabless에서 Foundry로 보내는 것을 "Tape-out"이라고 불렀습니다. Foundry는 이 Data를 MDP 과정을 거쳐 Lithography 공정에 사용했습니다.

그러나 칩의 복잡도가 증가함에 따라 GDSII 파일의 크기가 수십 기가바이트에서 테라바이트 수준으로 폭증하게 되었습니다. 이는 데이터 전송 시간과 EDA 툴의 로딩 시간을 지연시키는 주요 원인이 되었습니다.

이에 따라 업계는 차세대 포맷인 OASIS(Open Artwork System Interchange Standard)로 전환하고 있습니다. OASIS는 GDSII 대비 10배에서 50배 이상의 높은 압축률을 제공하며, 64비트 정밀도를 지원하여 초미세 공정의 복잡한 도형을 효율적으로 표현할 수 있습니다.

Physical Verification 엔지니어는 이 마지막까지 담당을 한다고 보면 됩니다. Tape-out 직전의 OASIS를 만드는 이 과정. 여기까지요.

GDSII와 OASIS 포맷 간의 변환 과정에서 발생할 수 있는 데이터 손실이나 Grid Snapping Error에도 주의해야 합니다. 정말 큰 사고입니다.

특히 IP 벤더로부터 받은 Blackbox 데이터나 Hard Macro를 Top-level 디자인과 Merge하는 과정에서 Layer Map 불일치로 인한 오류가 발생하기도 합니다. 이는 검증 단계에서 엉뚱한 레이어 간의 검사를 유발하거나, 실제로는 존재해야 할 도형이 사라지는 치명적인 사고로 이어질 수 있으므로 엄격한 데이터 관리 프로토콜이 요구됩니다.

3. Design Rule Check (DRC): 제조 가능성을 위한 기하학적 정합성

Design Rule Check(DRC)는 Physical Verification의 가장 기본이 되는 단계로, 레이아웃의 모든 기하학적 도형이 파운드리가 규정한 물리적 제약 조건을 만족하는지 전수 검사하는 과정입니다. 이는 근본적으로 "이 설계를 물리적으로 제조할 수 있는가?"에 대한 질문에 답하는 과정이며, 리소그래피 공정의 한계와 식각 공정의 특성을 반영합니다.

반도체의 회로는 아래 방식으로 그려집니다. Mask에 회로도가 그려져 있고, 빛을 사용해서 Wafer에 새기는 방식입니다.

문제는 설계 엔지니어가 원하는건 2nm, 1nm 공정인데, 공정 엔지니어가 만들 수 있는 빛의 두께가 이것보다 훨씬 두껍다는 것, 그리고 반듯하게 그리기가 매우 어렵다는 것입니다.

3.1 DRC의 기본 메커니즘과 Boolean 연산

전통적인 DRC는 레이아웃의 각 레이어(Layer)에 대해 1차원적 거리 측정과 2차원적 면적 계산을 수행합니다. 이러한 검사는 레이어 간의 Boolean Operation(AND, OR, NOT, XOR 등)을 기반으로 파생 레이어(Derived Layer)를 생성하고, 이를 측정하는 방식으로 이루어집니다.

• Width Check는 패턴이 너무 얇아서 공정 중 끊어지는 Open 불량이 발생하거나, 저항값이 허용 범위를 초과하여 전기적 성능을 저하시키는 것을 방지하기 위해 최소 폭을 규정합니다.
• Space Check는 인접한 패턴 간의 간격이 너무 좁아 리소그래피 공정 중 빛의 산란으로 인해 서로 붙어버리는 Short 불량을 방지합니다.
• Enclosure Check는 Via나 Contact가 상하부 Metal 패드 영역 밖으로 벗어나 연결 불량이 발생하는 것을 막기 위해 Metal이 Via를 감싸는 여유 공간을 검사합니다.

3.2 Advanced Node DRC: FinFET과 RDR

20nm 이하의 공정, 특히 FinFET 기술이 도입되면서 DRC 룰은 단순한 기하학적 제약을 넘어 RDR(Restricted Design Rules)이라는 매우 엄격하고 복잡한 형태로 진화했습니다. 이는 빛의 파장(193nm)보다 훨씬 작은 패턴을 그려내기 위한 물리적 한계 때문입니다.

3.2.1 Multi-Patterning과 Coloring Conflict

193nm 파장의 ArF Immersion Lithography 장비를 사용하여 10nm 이하의 Feature를 Single Exposure로 형성하는 것은 물리적으로 불가능해졌습니다. 이를 극복하기 위해 업계는 Double Patterning(DPT) 또는 Multi-Patterning(MPT) 기술을 도입했습니다. 이는 하나의 레이어 (예: Metal 1)를 두 개 이상의 마스크로 분할하여(Decomposition) 순차적으로 노광함으로써 Pitch를 줄이는 기술입니다.

• 문제 요약: 우리가 쓰는 펜(광원: ArF, 193nm)은 너무 굵은데, 그려야 하는 선(Pattern)은 10nm급으로 너무 가늘어짐.
• 현상: 선을 너무 가깝게 그리면 빛의 회절 때문에 두 선이 뭉쳐버림 (Resolution 한계).
• 해결: 한 번에 다 못 그리니까, 두 번(DPT) 혹은 그 이상(MPT)에 나눠서 그리자.

해결 방법:Coloring, Double patterning

• 정의: 하나의 레이어를 두 개의 마스크(Mask A, Mask B)로 쪼개는 과정.
• 비유: '빨간색 펜'으로 한 번 그리고, '파란색 펜'으로 그다음을 그림.
• 규칙: 간격이 좁은 패턴은 반드시 다른 색으로 그린다.

유의사항: Odd Cycle

• 상황: 패턴 3개가 서로 삼각형 형태로 인접해 있다고 가정.
  1. 1번 패턴: 빨간색
  2. 2번 패턴: (1번과 인접하므로) 파란색
  3. 3번 패턴: (1번과도 가깝고 2번과도 가까움) → 칠할 색이 없음!
• 결과: 이를 Odd Cycle Violation이라고 함. 수학적으로는 '2-Colorability'가 불가능한 상태.
• 해결: 설계자(Enginener)가 레이아웃을 수정해서 패턴 사이를 벌리거나, 루프를 끊어야 함. 이게 아니면, Triple Patterning 같은걸 해야하는데, 아까 얘기한 것처럼 마스크 제조비용도 비싸고, TP를 위한 공정 비용도 매우 비싸다.

Coloring 방법론: LELE vs SADP

• LELE (Litho-Etch-Litho-Etch): 마스크 두 번 써서 두 번 굽는 방식.
  • 단점: 두 마스크 사이의 Overlay가 완전 잘 맞아야함.
• SADP (Self-Aligned Double Patterning): 마스크는 한 번만 쓰고, Mandrel 주변에 Spacer을 세워 패턴을 만듦.
  • 장점: 물리적으로 벽을 세우는 방식이라 정렬 오차가 없음(Self-aligned).
  • 특징: 단순한 거리 기반 DRC가 아니라, '벽을 세울 수 있는 구조인가'라는 복잡한 알고리즘이 필요함.

3.2.2 FinFET/GAA Specific Rules: Grid, Quantization

FinFET 소자는 기존의 Planar 트랜지스터와 달리 3차원 구조를 가지며, 채널의 Width가 연속적인 값이 아닌 Fin의 개수에 따라 Quantized됩니다. 이는 설계의 유연성을 제한하는 대신 엄격한 규칙성을 요구합니다.

Fin Grid는 모든 핀이 미리 정의된 격자 위에 정확히 배치되어야 함을 의미합니다. DRC 툴은 핀이 지정된 그리드에서 미세하게 벗어난 Off-grid 상태를 엄격히 검사합니다.

또한, FinFET 공정에서는 Poly-Silicon Gate나 Metal Route를 길게 형성한 후, 불필요한 부분을 끊어내는 Cut Mask 공정이 필수적입니다. Cut Mask의 위치 정밀도, Cut 간의 End-to-End Spacing, 그리고 Cut이 주변 패턴에 미치는 영향은 수율에 치명적이므로, 이에 대한 검증은 매우 까다롭습니다. 특히 Middle-Of-Line(MOL) 레이어에서의 복잡한 연결 구조는 수많은 DRC 위반을 양산하는 주범이 되기도 합니다.

3.3 Antenna Effect

• 원인: Plasma Etching 공정 중, 이온화된 전하들이 Metal에 쌓임.
• 현상: Metal이 안테나처럼 전하를 모으고, 이 전하가 갈 곳이 없으면 Gate Oxide를 뚫고 지나감 (Fowler-Nordheim Tunneling).
• 결과: 트랜지스터의 영구적 파손 혹은 Vth 변동 발생.

3.3.1 안테나 비율 계산 (Calculation)

반도체 설계 툴(DRC)은 Antenna Ratio가 기준치를 넘는지 감시합니다.

• 기본 공식: Antenna ratio = Total Metal area / Gate Oxide Area
• Cumulative Check: 공정은 아래층부터 위로 쌓입니다. 따라서 Metal 1부터 현재 공정 층까지 연결된 모든 금속/Via의 면적을 합산합니다.
• Side-wall Area: 미세 공정으로 갈수록 배선이 얇고 높아집니다. 이제는 윗면뿐만 아니라 옆면(Thickness)을 통해 들어오는 전하량도 무시할 수 없어 계산에 포함합니다.

3.3.3 해결 방안

엔지니어는 Jumper를 우선 고려하고, Diode (Antenna cell)을 최후의 수단으로 씁니다.

① Jumper Insertion (Metal Hopping)

• 원리: 긴 배선을 중간에 끊고, 잠시 상위 레이어로 올렸다가 다시 내리는 방식입니다.
• 왜 해결되나? 공정은 아래에서 위로 진행됩니다. 하위 레이어를 깎을 때, Jumper 덕분에 Gate에 연결된 배선의 길이가 물리적으로 짧게 유지됩니다. 전체 배선이 연결되는 시점은 이미 하위 레이어 보호막이 형성된 후입니다.
• 장점: Power 문제가 가장 적은 해결 방법입니다.

② Diode Insertion

• 원리: Gate 근처에 다이오드를 배치하여 전하가 Substrate로 빠져나갈 피뢰침을 만드는 것입니다.
• 장점: 라우팅이 복잡해서 Jumper를 넣을 공간이 없을 때 간단히 해결 가능합니다.
• 단점: Leakage Current 발생합니다.

3.4 Density Check와 평탄화 알고리즘

• CMP(Chemical Mechanical Polishing): 웨이퍼 표면을 화학 용액과 기계적 패드로 문질러 평평하게 만드는 공정입니다.

• 문제점: 금속(Hard)이 많은 곳과 절연체(Soft)만 있는 곳은 깎이는 속도가 다릅니다.
  • Dishing: Soft한 곳은 국부적으로 더 깊게 파여버립니다.
  • Erosion: Hard한 곳은 주변이 같이 깎여 나갑니다.
• 결과: 표면이 울퉁불퉁해지면 다음 레이어를 쌓을 때 초점이 안 맞고(DOF 불량), Metal두께가 변해 저항이 예상과 달라집니다.

3.4.1 Density check 방법론: Sliding Window

컴퓨터가 칩 전체를 한 번에 검사하기는 너무 무겁습니다. 그래서 '창(Window)' 을 조금씩 보며 검사합니다.

• Window & Step Size: 예를 들어 1m 창문을 1cm씩 옆으로 밀면서 확인합니다.
• Density Range: "이 창 안에는 금속이 면적 대비 최소 20% ~ 최대 80%는 있어야 해"라는 규칙을 적용합니다.
• Gradient Check: 옆 칸과 비교해서 밀도가 갑자기 휙 변하지 않는지도 봅니다.

3.4.2. 해결책: Dummy Fill

밀도가 낮은 빈 공간에 Dummy Metal을 강제로 집어넣어 밀도를 맞춥니다.

방법론은 Simple Fill, Smart fill 등 다양한 방법론들이 있는데, Simple fill의 경우, 단순히 빈 공간에 바둑판 모양으로 사각형 Dumy fill을 놓는 방법입니다. 어쨌든 기억 할 것은 "모든 좌표에 있는 cell들이 동일한 특성을 갖도록" 하기 위해 densitiy 유지가 필요하고, 빈 공간에 Filler 삽입한다는 것입니다.

4. Layout Versus Schematic (LVS): 설계 의도와 물리적 구현의 일치성

DRC가 제조 가능성을 검증한다면, Layout Versus Schematic(LVS)는 설계자의 의도가 물리적으로 정확히 구현되었는지를 검증합니다. 즉, RTL 합성과 P&R을 거쳐 생성된 Layout Database(GDS/OASIS)가 원본 회로도(Schematic)와 전기적으로 같은지 비교하는 과정입니다.

4.1 LVS의 핵심 알고리즘: 숨은 그림 찾기(Graph Isomorphism)

LVS 검증은 수학적으로 두 그래프가 구조적으로 완전히 같은지 비교하는 Graph Isomorphism 문제를 푸는 과정입니다. 툴은 크게 두 단계를 거칩니다.

• Extraction: 툴이 레이아웃에 그려진 복잡한 도형들을 스캔하여 "이건 트랜지스터고, 이건 전선이네"라고 인식하는 단계입니다. 예를 들어, Poly와 Active 레이어가 겹치면 이를 MOSFET으로 인식하고, Metal과 Via가 겹치면 하나의 전기적 통로인 'Net'으로 묶습니다. 이 과정을 통해 그림 데이터가 전기적 정보인 'Layout Netlist'로 변환됩니다.
• Comparison: 설계자가 그린 회로도(Schematic)와 방금 추출한 레이아웃(Layout)을 각각 그래프 모델로 만듭니다. 소자는 점(Node)이 되고 배선은 선(Edge)이 됩니다. LVS 엔진은 이 두 그래프의 연결 모양이 위상학적으로 100% 일치하는지 대조합니다.

4.2 단순 연결 그 이상: Parameter 대조

그래프의 Connectivity이 일치한다고 끝이 아닙니다. LVS는 마치 깐깐한 건축 감리사와 같습니다. "방과 거실이 연결되었나" 뿐만 아니라 "그 문의 너비가 설계도와 정확히 일치하는가"까지 확인합니다.

• Device Parameter: 트랜지스터의 W(Width), L(Length), 저항 값, 커패시턴스 크기 등이 Schematic의 수치와 레이아웃 상의 물리적 치수가 허용 오차 범위 내에서 일치해야 합니다.
• Multiplier & Fingers: 회로도에서 m=2로 설정된 소자가 레이아웃에서 실제로 2개로 그려졌는지, 혹은 하나의 큰 소자로 병합되었는지 등을 확인합니다.
• Initial Correspondence: 수만 개의 소자를 무작위로 비교할 수 없으므로, LVS 툴은 텍스트(Label/Pin) 이름이나 특정 소자의 독특한 연결 구조를 'Anchor'로 삼아 비교를 시작합니다. 따라서 Port Text를 정확히 입력하는 것이 매우 중요합니다.

4.3 주요 LVS 에러 유형

1) Short

"가장 흔하지만, 가장 치명적인 에러"

서로 다른 두 개의 신호선이 레이아웃 상에서 물리적으로 닿아버린 경우입니다.

• 증상: Schematic에서는 분리된 Net A와 Net B가 Layout에서는 연결되어 있습니다.
• 원인: Routing 여유 공간 문제로 Metal이 살짝 겹치거나, 잘못 찍힌 Via가 원인일 수 있습니다.
• 특징: Short가 발생하면 그래프 구조가 완전히 뭉개지기 때문에, 하나의 Short가 수백 개의 False Error를 유발할 수 있습니다. 항상 Short부터 잡아야 합니다.

2) Open

"이어져야 하는데, 끊어져 있는 경우"

하나의 Net으로 연결되어야 할 구간이 끊어져 있는 경우입니다.

• 증상: 회로도에서는 하나의 Net A인데, 레이아웃에서는 Net A_1, Net A_2로 쪼개져 인식됩니다.
• 원인: 긴 배선 중간에 Metal이 끊겼거나, 레이어 간 연결을 위한 Via가 누락된 경우가 많습니다.
• Soft-connect: 저항 성분이 높은 레이어(예: N-well, Substrate)로만 연결되고 Metal 연결이 없을 때 경고가 뜨기도 합니다.

3) Device Mismatch

구조는 맞는데, '스펙'이 틀린 경우입니다.

• Parameter Mismatch: W/L 사이즈가 다르거나, Finger 수가 다른 경우.
• Device Type Mismatch: nmos_lvt (Low threshold)를 써야 하는데 일반 nmos를 쓴 경우. 이는 공정 마스크(Mask) 정의가 잘못되어 소자 인식이 틀어진 경우가 많습니다.

5. ERC (Electrical Rule Check)

DRC가 "그림을 제대로 그렸나", LVS가 "설계도대로 연결했나"를 본다면, ERC는 "이 칩이 전기적으로 안전하고 튼튼한가?"를 봅니다. 연결이 잘 되어 있어도, 전기를 넣는 순간 타버리면 소용없으니까요. ERC는 반도체의 전기적 취약점을 찾아내는 과정입니다.

5.1 Latch-up: 칩 안에 숨어 있는 폭약 제거

반도체(CMOS) 내부에는 우리가 의도하지 않았지만, 구조상 어쩔 수 없이 생기는 Parasitic BJT들이 있습니다. 아래 그림에 보이는 저항들입니다. 이런것들이 폭약입니다. 스스로 문제를 일으키진 않는데, 정전기 발생하면 태워버립니다.

평소에는 이게 문제 없지만, 외부에서 큰 노이즈나 과전압이 튀면 이들이 갑자기 깨어나 서로 손을 잡고(Thyristor), 전원(VDD)과 접지(VSS)를 Short 시켜버립니다. 이렇게 되면 과전류가 흐르며 칩이 타버립니다. 이를 Latch-up이라고 합니다.

• 기하학적 검사: "위험하니까 기판에 'Well Tap'을 촘촘히 박아라"는 규칙입니다. 트랜지스터와 Tap 사이의 거리를 재고, 멀면 Violation입니다.
• Topology-aware 검사: 거리만 재는 게 아니라, "어떤 것이 더 취약한가?"를 따집니다. 예를 들어, 외부 핀(I/O Pad)에 직접 연결된 소자는 외부 충격에 더 잘 노출되겠죠? 이런 '고위험군' 소자 주변에는 더 강력한 보호막(Guard Ring)을 쳤는지 깐깐하게 검사합니다.

5.2 ESD (Electrostatic Discharge): 벼락을 피하는 피뢰침 설계

정전기(ESD)는 반도체 입장에서 벼락과 같습니다. 제조 과정이나 사용 중에 정전기가 '탁!' 하고 튀면 칩 내부 회로가 녹아버립니다. 그래서 칩 내부에는 정전기를 안전하게 땅으로 흘려보내는 보호 회로(피뢰침)가 있습니다. Clamp cell이라고 불리는 것들인데, ERC는 이런 것들이 제 구실을 할지 검증합니다.

• P2P (Point-to-Point) 저항 검사: 외부 핀에서 보호 소자까지 가는 길이 '고속도로'처럼 뻥 뚫려 있어야 합니다. 만약 이 금속 배선의 저항이 높다면(길이 좁다면), 정전기가 미처 빠져나가지 못하고 내부 회로로 넘쳐서 칩이 파괴됩니다.
• CD (Current Density) 검사: Metal의 '두께'를 봅니다. 정전기라는 엄청난 양의 전류가 흐를 때 배선이 너무 얇으면, 그 열(Joule Heating)을 못 이기고 배선 자체가 녹아 끊어집니다. 수도관이 수압을 못 이겨 터지는 것과 같습니다.

이외에도 Level shifter 등 Power intent에 대한 문제가 없는가도 확인합니다.

결론: Tape-out을 향한 최후의 관문

Physical Verification은 반도체 설계의 마지막 보루입니다. 이 단계에서의 실수는 돌이킬 수 없는 비용 손실을 의미합니다. 엔지니어는 Tapeout Checklist를 만들어 관리해야 합니다. 이 체크리스트에는 DRC/LVS/ERC Clean 여부뿐만 아니라, IP Merge 상태, Layer Map 정합성, Off-grid 에러 유무, GDS/OASIS 포맷 변환 오류 확인, 그리고 모든 Waiver에 대한 승인 내역이 포함되어야 합니다.

미래의 Physical Verification은 인공지능(AI)과 머신러닝(ML) 기술이 도입되면서, 에러가 발생할 가능성이 높은 지점(Hotspot)을 예측하여 설계 단계에서 미리 수정하거나, 수만 개의 에러 중 수율에 치명적인 '진짜 에러'만을 분류해내는 방향으로 진화할 것입니다.