RTL2GDS: Static Timing Analysis, Engineering Chage Order. STA & ECO

1. 서론: 디지털 집적회로 설계의 시간적 무결성

현대 반도체 설계, 특히 수십억 개의 트랜지스터가 집적되는 ASIC(Application Specific Integrated Circuit) 설계 흐름에서 RTL(Register Transfer Level) 코드가 실제 실리콘(GDSII)으로 구현되기 위해서는 기능적 정확성(Functional Correctness)뿐만 아니라 물리적 특성인 Timing, Power, Noise 제약조건이 필수적으로 보장되어야 합니다.

Input Vector를 인가하여 회로의 동작을 확인하는 Dynamic Simulation과 달리, Static Timing Analysis는 회로의 모든 경로를 수학적, 통계적으로 분석하여 지정된 클럭 주파수 내에서 전기 신호가 올바르게 전달되는지를 검증하는 기법입니다.

이는 시뮬레이션 시간이 회로의 크기에 비례하여 기하급수적으로 증가하는 동적 검증의 한계를 극복하고, Sign-off 단계에서 모든 타이밍 Corner를 효율적으로 검증할 수 있는 유일한 방법론입니다.

STA에서 검증하는 것은 Timing Path입니다.

Timing paths의 4요소.

1. -from Input port -to Data input of a sequential element
2. -from Clock pin of a sequential element -to Data input of a sequential element
3. -from Clock pin of a sequential element -to Output port
4. -from Input port -to Output port

STA는 논리적 구조를 분석하지 않습니다. 위 4요소로 연결된 모든 요소를 검증합니다.

STA는 input pin의 Signal을 Low to High, High to Low로 switching 해보면서, 각각 경우의 수들이 어떤 timing 값이 나오는지를 분석하는 방법입니다.

기본적인 STA와 Library characterization은 Signle Input Switching (SIS) 기법을 사용합니다. 한 번 STA에는 하나의 Signal만 Switching 하는 방식입니다.

최근에는 Multi Input Switching (MIS) 방법도 많이 연구되는 주제입니다. 왜냐하면, MIS는 실제로 일어나는 현상이고, MIS가 발생하면 Output Load의 charging이 더 빨리 일어납니다.

1.1 STA가 Dynamic Simulation보다 '간단한' 이유

Dynamic Simulation은 모든 입력 Vector에 대해 트랜지스터의 전압 변화를 일일이 계산해야 하지만, STA는 논리적 구조를 보지 않고, 구조적인 정적 방식입니다.

• Vectorless : 가장 큰 장점입니다. 회로의 동작 시나리오를 고민할 필요 없이, 모든 경로의 Worst과 Best의 타이밍만 계산하면 됩니다.
• input pin에 있는 값들을 다 switching해보면서 worst 값을 저장하는 방식입니다.
• Graph-based Analysis: Netlist를 Directed Acyclic Graph(DAG)로 변환하여 각 Node(Gate)와 Edge(Net)의 Delay만 더하면 끝납니다. 복잡한 SPICE 미분 방정식을 푸는 게 아니라, Library 기반으로 사칙연산 문제로 치환되는 거죠.
• Coverage 100%: 시뮬레이션은 우리가 넣은 벡터 범위 내에서만 검증되지만, STA는 구조적으로 존재하는 모든 경로를 한 번에 다 훑어버립니다.

1.2 STA가 왜 현실보다 더 'Pessimistic'하게 결과가 나오나?

"실제 실리콘에서는 동작하지 않을 벡터" 부분이 존재합니다. 설계자들은 이를 'Pessimism'이라고 부릅니다.

• False Path: 논리적으로는 절대 신호가 흐를 수 없는 경로임에도 불구하고, STA는 이를 인지하지 못하고 타이밍을 계산합니다. 실제로는 안 일어날 or 검증 필요가 없는 부분인데 STA는 분석합니다.

예를들어 아래 그림에서 D4/D의 Boolean을 계산해보면,

D4/D = (D1/Q & D2/Q) | (D2/Q)

이 뜻은 D1/Q가 어떤 값이든 상관없이, D2/Q 값에 따라 D4/D의 논리 값이 변동된다는 의미입니다.

• -through D1/D -to D4/D는 사실 검증이 필요 없는 Timing path인거죠. 그런데 STA는 이런 timing path들도 유효한 Path로 인식합니다.
• Worst-case Corner Assumption: STA는 PVT Corner가 가장 최악인 상황을 가정합니다. "모든 소자가 Setup time 분석 할 때에는 Launch path는 느리게, Capture path는 빠르게 동작한다" 같은 극단적인 상황을 상정합니다.

2. 지연 모델링의 물리학: 라이브러리와 기생 성분

STA 엔진이 경로의 지연 시간을 계산하기 위해서는, 디자인 외에도 두 가지 핵심적인 물리적 데이터가 필요합니다. 주로 Cell delay와 Net delay의 물성 정보입니다.

Gate는 Library (Liberty)에 포함되어있고, Interconnect 정보는 Parasitics (SPEF, SPF, DSPF, ...) 파일에 포함되어 있습니다.

2.1 Cell Delay model의 진화: NLDM에서 CCS/ECSM으로

Cell library는 Gate의 특성을 추상화하여 담고 있는 데이터베이스입니다. 공정이 미세화됨에 따라 이 모델링 방식은 비약적으로 발전해왔습니다.

가장 정확한 것은 현실 세계의 Wafer에 있는 실제 Silicon 자체이고, 그 다음 정확한 것은 이 특성을 모델링한 SPICE입니다. (SPICE는 Differential-algebraic system of equations라서 계산이 엄청나게 많이 필요합니다.)

그래서 instance가 엄청나게 많은 디자인에서는 미리 물성 정보만 특성화해서 Library에 저장해놓고, P&R, Synthesis, STA 등에 Table 순회와 interpolation만 하는 방식으로 사용합니다.

SPICE를 Library 형태로 Characterize 하고 나서, PrimeTime v.s. SPICE 정확도 평가 (Certification)을 하는 과정들이 각 공정 평가팀들이 하는 것들입니다.

NLDM, Non-Linear Delay Model

90nm 이상의 구형 공정에서 주로 사용된 NLDM(Non-Linear Delay Model)은 Cell의 Delay와 출력 신호의 Output Slew를 Input Slew와 Output Load Capacitance의 2차원 함수로 정의한 룩업 테이블(Look-Up Table, LUT) 형식을 취합니다.

NLDM은 Voltage Source Thevenin Equivalent 기반 모델로, 직접 복잡한 SPICE 계산을 하지 않고, LUT 순회와 보간 방법을 합니다. 그래서 단순하고 빠르다는 장점이 있습니다.

그러나 65nm 이하 미세 공정으로 진입하면서, 위 방식만 고수해서는 PrimeTime - SPICE 평가 결과, 매우 나쁜 Error rate가 발생되는 것을 알게 되었습니다.

엔지니어들은 Metal의 Resistive Interconnect 성분이 증가하고, 트랜지스터의 Miller Effect가 두드러지면서 출력 파형이 단순한 Ramp 형태가 아닌 Non-Linear Tail을 가지게 되었다는 것을 확인했고, 기존 NLDM에 Non-Linear Tail 정보를 추가해줘야 함을 알게 됩니다.

전류 소스 모델 (CCS 및 ECSM)

이러한 한계를 극복하기 위해 등장한 것이 전류 기반 모델입니다.

1. CCS (Composite Current Source): Synopsys가 주도한 모델로, 드라이버를 시간에 따라 변하는 비선형 전류원으로 모델링합니다. 특히 Receiver 모델에서 밀러 효과를 정확히 반영하기 위해 입력 커패시턴스를 스위칭 전(C1)과 스위칭 후(C2)로 나누어 세밀하게 모델링합니다. 이는 높은 임피던스 네트(High-Z nets)에서의 정확도를 획기적으로 높여줍니다. (C1CN 모델이라고 부릅니다.)
2. ECSM (Effective Current Source Model): Cadence가 주도한 모델로, 출력 전압 파형을 기반으로 유효 전류원을 역산하여 모델링하는 방식입니다.

CCS 모델은 CCS, CCST, CCSN, ... 다양한 모델들이 있습니다. NLDM에서 CCS model이 생긴 것처럼, 기존 방식으로는 신규 공정의 특성을 모사 할 수 없어서, BSIM model 처럼 다양한 버전들이 계속 연구되고 있습니다.

2.2 Parasitic Extraction과 배선 지연

P&R이 완료되면 금속 배선은 더 이상 이상적인 도선이 아니라 복잡한 저항과 커패시턴스의 네트워크가 됩니다. PEX(Parasitic Extraction) 도구는 레이아웃의 기하학적 형상에서 R, L, C 값을 추출하여 SPEF(Standard Parasitic Exchange Format) 파일로 저장합니다.

3. 타이밍 검증의 수학적 원리와 규칙: Setup과 Hold

STA의 핵심은 데이터 신호가 클럭 신호에 맞춰 정확한 시간 윈도우 내에 Capture되는지를 수학적으로 증명하는 것입니다. 이를 위해 Setup time과 Hold time이라는 두 가지 대표적인 상반된 제약 조건을 검사합니다. (이외에도, Min pulse width, min period, glitch noise 등 몇 가지 더 있긴 합니다.)

3.1 Setup Time 분석: Max Delay Check

Setup Violation은 데이터가 다음 캡처 클럭의 Active Edge보다 늦게 도착할 때 발생합니다.

이는 칩의 Frequency를 결정짓는 주된 요인입니다. Launch path(혹은 Data path)의 Max Delay를 가정합니다.

3.2 Hold Time 분석: Min Delay Check

Hold Violation은 데이터가 동일 캡처 클럭보다 빨리 도착할 때 발생합니다.

현재 클럭 에지에서 캡처되어야 할 데이터가 캡처되기도 전에 다음 데이터로 덮어씌워지거나(Race Condition), 캡처 이후 일정 시간 동안 데이터가 안정적으로 유지되지 못할 때 발생합니다. 홀드 분석은 가장 빠른 조건(Min Delay)을 가정하여 수행됩니다.

4.Timing ECO (Engineering Change Order)

Timing/Power/Noise violation이 발생했을 때에는, 물리적 특성이 다른 cell으로 수정 (ECO 과정에서 size_cell 이라고 부름)하는 방식을 많이 사용하고, Cell delay 수정으로 안 되면 Interconnect layer를 바꾸거나, Metal 거리를 조정하는 방식으로 수정합니다.

1) Drive strenth가 강한 Cell (BUF_X1 Cell을 BUF_X4)로 Swap 한다:

• Transistor의 W/L 값을 높여서 Idsat을 높인다.

2) Low Vth로 Swap한다:

• Transistor의 vth 값을 낮춰서 Idsat을 높인다.

3) Interconnect length를 짧게 만든다:

• Metal capacitance의 Area를 줄여서 C 값을 낮춘다.

4) Interconnect layer 번호를 높은 것을 쓴다:

• Layer 간 Distance가 큰 layer를 써서 C 값을 낮춘다.

이외에는 insert_buffer, ICG cloning 같은 방식들을 사용합니다.

4. 공정 변동성(Process Variation) 모델링과 마진 제거 전략

반도체 공정이 미세화됨에 따라 웨이퍼 내의 위치, Die 간의 차이, 전압 강하, 온도 변화 등으로 인해 트랜지스터의 성능이 균일하지 않은 현상이 심화되었습니다. 이러한 불확실성을 고려하지 않으면 Yield이 급격히 떨어지게 됩니다.

4.1 PVT Corners 분석

칩이 동작할 수 있는 모든 환경을 보장하기 위해 Process, Voltage, Temperature의 극한 상황을 조합한 Corner에서 시뮬레이션을 수행합니다.

• 온도 역전(Temperature Inversion) 현상 : 과거 공정에서는 온도가 높을수록 전자의 이동도(Mobility)가 감소하여 셀이 느려졌습니다.
• 그러나 65nm 이하의 저전압 공정에서는 온도가 낮을수록 문턱 전압(vth)이 상승하는 효과가 지배적이 되어, 오히려 저온(-40°C)에서 셀이 더 느려지는 현상이 발생합니다. 따라서 Setup 분석 시 고온뿐만 아니라 저온 코너도 반드시 확인해야 합니다.
  • 전압에 따른 tPD 그래프를 HT,CT 겹쳐 그릴 때 cross point 가 나오는 이유입니다..

4.2 OCV에서 POCV로: 과도한 Pessimism 줄이기

단일 코너 분석만으로는 다이 내부의 On-Chip Variation, OCV을 설명할 수 없습니다. 이를 다루는 방법론은 설계의 과도한 마진을 줄이는 방향으로 발전해왔습니다.

1. OCV (On-Chip Variation): 가장 기본적인 방법으로, 전체 칩에 일률적인 Derating Factor를 적용합니다. 예를 들어, Launch Path는 늦게(Late, x1.05), Capture Path는 빠르게(Early, x0.95) 계산하여 최악의 상황을 가정합니다. 하지만 이는 물리적으로 불가능한 수준까지 보수적으로(Pessimistic) 접근하기 때문에 타이밍 마감이 어렵습니다.
2. AOCV (Advanced OCV) : Logic Depth와 Distance를 고려합니다. 논리 게이트가 많이 연결된 깊은 경로일수록 랜덤 변동성이 서로 상쇄(Averaging effect)되어 전체적인 변동 폭 비율이 줄어든다는 통계적 성질을 이용해 디레이팅 값을 완화합니다. 즉, 깊은 경로일수록 더 작은 마진을 적용합니다.
3. POCV (Parametric OCV) / LVF (Liberty Variation Format) : 7nm 이하 최신 공정의 표준입니다. 각 셀의 지연 시간을 단일 값(Min/Max)이 아닌 평균과 표준편차를 가진 정규분포로 모델링합니다. STA 도구는 경로 전체의 누적 지연 분포를 통계적으로 계산하여(Statistical STA), 불필요한 마진을 획기적으로 줄입니다.

4.3 CRPR (Clock Reconvergence Pessimism Removal)

클럭 트리가 공통 소스에서 출발하여 분기되었다가 데이터 경로에서 다시 만나는 구조(Reconvergent Path)에서는, Common Path에 있는 버퍼들이 물리적으로는 하나의 셀이지만 OCV 분석 시 Launch 경로(Late)와 Capture 경로(Early)로 서로 다르게 계산되는 모순이 발생합니다.

이러한 비물리적인 비관성을 제거해주는 과정이 CPPR(Common Path Pessimism Removal) 혹은 CRPR입니다. CRPR은 timing closure에 있어 매우 중요한 슬랙 확보 수단입니다.

5. 설계 제약 조건(SDC)의 전략적 작성과 해석

STA 도구는 회로의 연결 관계만 알 뿐, 설계자의 의도나 외부 환경은 알지 못합니다. 따라서 SDC(Synopsys Design Constraints)를 통해 타이밍 요구사항을 명확히 기술해야 합니다. 잘못된 SDC 작성은 칩의 실패(False Positive/Negative)로 직결됩니다.

6.Signal Integrity, Crosstalk, Noise Bump

공정이 130nm 이하로 내려가면서 배선 간의 간격이 좁아지고 금속 배선의 높이가 높아져(High Aspect Ratio) 실제로는 물리적으로 연결되지 않았음에도, 전자기학적으로 연결된 현상. Crosstalk이 발생합니다.

6.1 Crosstalk Delta Delay

Aggressor Net이 Switching 될 때, Victim Net 물성에 영향을 주는 것을 Crosstalk delta delay라고 합니다.

• 반대 방향 스위칭 (Out-of-phase): 공격자가 상승할 때 피해자가 하강하면, 신호 전환 속도가 더 느려집니다.
• 같은 방향 스위칭 (In-phase): 두 신호가 같은 방향으로 움직이면, 신호 전환 속도가 더 빨라집니다.

6.2 Noise Bump와 Glitch noise

Crosstalk delta delay와 원인은 비슷합니다.

• Crosstalk delta delay: Coupling capacitance와 Aggressor에 의한 timing 영향을 분석
• Noise bump & Glitch noise: Coupling capacitance와 Aggressor가 function에 영향을 주는지 분석

공격자의 강한 스위칭은, 가만히 있는 피해자 Net에 원치 않는 Voltage peak Glitch를 유발할 수 있습니다.

여기서는 Aggressor 때문에 발생한 Victim의 물성 변화에 대한 Above low, Below High에 대해 Area와 Height를 분석합니다.

글리치의 크기가 다음 단 게이트의 입력 논리 임계값 규칙을 위반하면, 논리값이 뒤집히는 Functional Failure가 발생합니다.

• Glitch Propagation: 발생한 Glitch는 논리 게이트를 통과하며 감쇠되거나 증폭될 수 있습니다. STA 도구는 Glitch의 Height와 Width을 분석하여, 이것이 최종 플립플롭의 입력단까지 전파되어 데이터에도 영향을 줄지 여부를 판단합니다.

여기서 헷갈리지 말아야 할 것은 Logic glitch (Static hazard Functional glitch)는 Glitch Noise와 다르다는 것이다. Glitch noise는 결국 "Coupling cap과 aggressor" 관련이다.

Logic glitch는 주로 경로 내 신호 타이밍 불균형으로 Race Condition에 의해 발생하는 것이다.

7.경로 기반 분석(PBA)과 그래프 기반 분석(GBA)

기본적으로 EDA Tool은 GBA(Graph Based Analysis) 모드로 동작합니다.

이는 각 셀에서 가장 최악의 Timing arc를 선택하여 다음 단으로 전파하는 방식입니다. 이는 매우 비관적(Pessimistic)이지만 하드웨어 연산을 적게 소모합니다.

타이밍 마감 단계에서는 PBA(Path Based Analysis)를 사용합니다. PBA는 실제 특정 경로를 따라가며 정확한 슬루를 다시 계산합니다. 보통 GBA에서 위반이 난 경로들에 대해 PBA를 수행하면 슬랙이 개선되는 경우가 많습니다.

GBA에서 위반이더라도, PBA에서는 Pass라면 해당 경로는 Signoff가 가능합니다.

9. 결론

본 연구 보고서를 통해 우리는 STA가 단순한 '체크' 과정이 아니라, 반도체 물리학과 통계학, 그리고 회로 이론이 결합된 정교한 검증 체계임을 확인했습니다.

• Silicon의 특성을 모사하기 위한 SPICE,
• SPICE에서 꼭 필요한 정보만 추출한 Library
• Library를 사용하기 위한 STA 방법론.

NLDM에서 전류 소스 모델(CCS/ECSM)로의 진화, OCV에서 POCV로의 통계적 방법론 도입, 그리고 신호 무결성 분석의 중요성은 모두 미세 공정의 불확실성을 극복하기 위한 엔지니어링의 산물입니다.

Signoff guide를 만들고, 최종적으로 Tape-out을 할 수 있는지 없는지를 결정하는 것이 Signoff engineer의 역할입니다.