VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: STA(Static Timing Analysis)팀은 칩이 fab으로 가기 직전 마지막으로 'OK' 도장을 찍는 sign-off 조직이다. PrimeTime/Tempus 리포트와 ECO 패치를 무한히 반복하며 setup/hold violation을 0으로 떨어뜨린다. 한국 반도체 취준생과 5년차 이내 주니어를 위한 STA 팀 현직자 가이드.
1. 한 줄로 말하면
STA(Static Timing Analysis)팀은 칩 안의 수억 개 path가 정해진 클록 주기 안에 신호를 안전하게 전달하는지 정적으로 검증하는 조직이다. 한 칩이 fab으로 넘어가기 직전 마지막으로 "timing 잡혔다"는 도장을 찍어주는 sign-off 게이트키퍼이며, setup/hold violation이 단 하나라도 남아 있으면 tapeout이 멈춘다. RTL을 짠 designer도, layout을 그린 PD 엔지니어도, 결국 STA가 통과를 시켜줘야 칩이 만들어진다.
2. 회사 안에서의 자리
STA는 보통 Backend / Implementation / Physical Design 본부 산하에 위치한다. 옆자리에는 RTL을 게이트로 바꾸는 Synthesis팀, 실제 layout을 그리는 PD(Place & Route)팀, scan/MBIST를 박는 DFT팀, IR-drop과 EM을 보는 Power Integrity팀, 그리고 IP/Library를 관리하는 Library Characterization팀이 함께 일한다. 보고는 보통 Backend 팀장 → 설계센터장 라인.
한국 IDM(삼성 시스템LSI, 파운드리 사업부, SK하이닉스)에서는 STA가 PD팀 안의 sub-팀으로 들어가 있는 경우와 별도의 sign-off 그룹으로 분리된 경우가 섞여 있다. 프로젝트 규모가 크면(모바일 AP, HBM 컨트롤러, 서버 SoC) 독립 STA 그룹이 있고, 작은 IP 단위 프로젝트는 PD 엔지니어가 STA를 겸하기도 한다. 한국 팹리스(텔레칩스, 리벨리온, 퓨리오사AI, 사피온, 어보브반도체)는 인력 규모상 별도 STA 팀을 두기 어려워 PD/Synthesis 엔지니어가 STA를 겸업하는 경우가 많고, 시니어 한두 명이 sign-off 책임을 나눠 맡는 구조가 흔하다.
외국계는 결이 다르다. TSMC, Intel, Nvidia, AMD, Apple Silicon 같은 곳은 STA가 수십~수백 명 규모의 독립 조직으로, multi-mode multi-corner sign-off, AOCV/POCV 모델링, 자체 STA flow 개발까지 분업한다. Synopsys 코리아와 Cadence 코리아의 경우 STA는 곧 PrimeTime / Tempus 같은 자사 EDA 툴 자체를 담당하는 R&D 또는 AE(Application Engineer) 영역이라, 현장 STA 엔지니어와는 역할이 살짝 다르다(고객의 timing 문제를 푸는 컨설팅 + 툴 기능 개선).
3. 진짜 하루/일주일
9시 출근, 자리에 앉으면 가장 먼저 어젯밤 돌려둔 PrimeTime / Tempus regression 잡 결과부터 본다. 100~200개 corner(slow/fast/typical × ss/tt/ff × 다양한 voltage/temperature) × 여러 mode(functional, scan, mbist, low-power)가 곱해져 한 블럭당 수백 개 timing 리포트가 쌓여 있다. WNS(Worst Negative Slack), TNS(Total Negative Slack), violating endpoint 수가 어제보다 늘었는지 줄었는지가 그날 기분을 결정한다.
오전엔 violation 디버깅이 메인이다. setup violation이면 path를 따라가서 어디서 logic depth가 깊은지, 어느 net이 capacitance가 비정상적으로 큰지, clock skew가 어디서 깨졌는지 본다. hold violation이면 short path가 어디서 buffer가 빠졌는지, useful skew가 잘못 잡혔는지 추적한다. 이걸 PD 엔지니어한테 던지기 좋게 정리하는 게 핵심이다 — 단순히 "path A에 8ps 부족"이 아니라 "이 path는 buffer 1개 추가 또는 size up으로 fix, 그러면 bottleneck이 path B로 넘어감"까지 설명해야 PD가 한 번에 ECO를 친다.
오전 11시쯤 daily timing review 회의. PD lead, Synthesis lead, STA 담당자가 모여 각 partition별 진행도 공유. "top.cpu.core0가 setup -45ps에서 -12ps로 줄었고 다음 turn에서 잡힐 듯, top.gpu.shader는 routing congestion 때문에 다음 PnR ECO 후 다시 봐야 함" 같은 식이다. 점심 후엔 SDC(Synopsys Design Constraints) 작업이 자주 들어온다. designer가 새 IP를 붙였거나 clock 구조가 바뀌면 false path / multicycle path / clock group을 다시 정의해야 하고, 이게 잘못 박히면 false positive 또는 — 더 무서운 — false negative가 발생한다.
오후엔 ECO 패치 작성 또는 검증. write_changes로 뽑힌 fix list를 PD에게 넘기고, 패치 적용된 netlist로 다시 STA를 돌려 회귀 확인. 이게 한 turn에 6~12시간 걸리는 일이라, 잡 던지고 다른 블럭 보다가 끝나면 다시 돌아오는 식의 멀티태스킹 일상이다.
주 단위 사이클은 프로젝트 phase에 따라 천차만별이다. RTL freeze 직후 첫 PnR이 나오면 violation이 수만 개씩 쏟아져 정신이 없고, 중간 phase엔 corner 추가 / mode 추가하며 점점 sign-off에 가까워진다. tapeout 2~3주 전엔 거의 매일 야근이고, 막판 ECO 패치는 toxics(noise, EM, IR-drop)까지 같이 보면서 "이 ECO가 timing은 잡지만 routing congestion을 다시 깨지 않을까"를 PD와 한 줄씩 함께 본다. tapeout 도장을 찍고 나면 그 프로젝트 STA 팀은 보통 1~2주 휴식 모드(밀린 휴가, 다음 프로젝트 kickoff 자료 작성)에 들어간다.
4. 핵심 기술 스택
- 언어/포맷: Tcl(필수, PrimeTime/Tempus의 모든 자동화), Python(리포트 파싱, regression 인프라), Perl(legacy script 유지보수), SDC(Synopsys Design Constraints), SDF(Standard Delay Format), DEF/LEF, Liberty(.lib).
- EDA 툴: Synopsys PrimeTime / PrimeTime SI / PrimeTime PX, Cadence Tempus / Voltus, Synopsys StarRC(parasitic extraction), Cadence Quantus, Synopsys Fusion Compiler / IC Compiler II, Cadence Innovus(PD에서 받아 보는 입장).
- 방법론: Multi-Mode Multi-Corner(MMMC) sign-off, OCV/AOCV/POCV(on-chip variation 모델링), CRPR, Useful skew, CPPR, ECO flow(IR-drop aware ECO 포함), CCS/ECSM 라이브러리 모델 이해.
- 인접 도메인 지식: 디지털 회로 / standard cell / clock tree / RC parasitic 직관, low-power 설계(IEEE 1801 UPF), DFT(scan / atspeed / MBIST mode timing), signal integrity(crosstalk delay), power integrity 기초(IR-drop이 timing에 미치는 영향).
Tcl은 STA의 모국어다. PrimeTime의 거의 모든 명령은 Tcl이고, 시니어가 되면 자기만의 분석 스크립트(특이 path pattern 자동 추출, ECO 후보 자동 ranking, corner 별 비교 자동화)가 한 디렉토리 가득 쌓인다. SDC를 정확히 쓰는 능력 — 어디에 set_false_path를 박고 어디에 set_multicycle_path를 박는가, clock group은 어떻게 자르는가 — 이게 STA 엔지니어의 진짜 실력이다. 잘못 박힌 SDC는 칩이 fab에서 돌아왔는데 동작 안 하는 최악의 시나리오로 이어진다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 받은 리포트 읽는 법부터 배운다. WNS, TNS, slack histogram을 보고 어디가 문제인지 짚어내는 데 6개월이 걸린다. 처음 3개월은 시니어가 "이 path 봐봐"라고 던져주면 그 path 따라 cell들을 하나하나 보면서 cell delay와 net delay 비율을 익히는 시간이다. 1년 안에는 한 블럭 ownership을 못 가지는 게 보통이고, 시니어가 만들어놓은 SDC와 flow를 따라가며 corner 추가 / regression 돌리기 / 단순 ECO 검증 같은 보조 업무를 한다. 이 시기엔 "왜 이 false path를 박았지?"를 자꾸 물어야 늘고, 그냥 시키는 대로만 하면 3년차에도 1년차다.
3년차가 되면 한 partition을 owned 한다. 예를 들어 "이 모바일 AP의 ISP 블럭은 내가 sign-off 책임" 같은 식이다. SDC를 처음부터 작성하고, 새 IP가 들어오면 timing constraint를 직접 정의하고, ECO 후보를 PD와 협상해 결정한다. tapeout 한두 번을 처음부터 끝까지 끌고 가본 시점이고, 시장에서 STA 엔지니어로 본격적으로 가치가 매겨지기 시작하는 단계다. 이력서에 "7nm/5nm tapeout N회 sign-off 경험"이 박히기 시작한다.
5년차에서는 갈림길이 생긴다. 한 갈래는 full-chip STA lead — 수십 개 partition을 묶어 top-level timing을 보고, hierarchical STA(ETM/QTM 모델 활용)로 chip 전체를 sign-off하는 역할. 다른 갈래는 methodology / flow 엔지니어 — STA 자동화, 신공정(3nm, 2nm) 적용 시 OCV 모델 재정의, in-house tool 개발. 정직하게 말하면 5년차에서 시니어로 넘어가는 자리는 한국 IDM에서도 좁다. 같은 회사에서 시니어 자리가 안 열리면 팹리스로 점프하거나, 외국계(TSMC 신주, Nvidia 산타클라라, Apple 쿠퍼티노) 옵션을 보거나, EDA 벤더(Synopsys/Cadence)의 PSE(Product Specialist Engineer) 자리로 빠지는 게 현실적인 경로다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 STA 엔지니어 수요는 안정적이고 꾸준히 우상향이다. 신공정(5nm 이하)으로 갈수록 corner 수가 폭발하고 OCV 모델이 복잡해져, 단순히 PnR 잘하는 PD만으론 sign-off가 안 된다. 즉 STA의 전문성이 더 비싸지는 추세.
주요 채용처는 다음과 같다.
- 삼성 시스템LSI / 파운드리 사업부: 가장 큰 STA 인력 풀. Exynos, 차량용 SoC, 모뎀, 자체 GPU/NPU 등 다양한 프로젝트. sign-off flow가 잘 갖춰져 있어 신입이 배우기 좋지만, 분업이 세분화돼 있어 "내가 무슨 칩을 끝까지 만들었다"는 감각은 약할 수 있음.
- SK하이닉스: DRAM/NAND/HBM 컨트롤러 쪽 STA. 메모리 도메인 특성상 logic-heavy SoC와 timing 이슈 결이 다소 다르며, HBM/CXL 컨트롤러 쪽은 logic SoC와 거의 동일한 STA 스킬셋을 요구.
- 팹리스: 텔레칩스(차량용 AP), 리벨리온 / 퓨리오사AI / 사피온(AI 가속기), 어보브반도체, 보스반도체. 인력이 적어 STA 한 명이 SDC부터 sign-off까지 책임지는 경우가 많아 성장 속도가 빠르다. 단점: 한 칩이 망하면 티가 크게 난다.
- 외국계 R&D 센터: MediaTek 코리아, ARM 코리아, Qualcomm 코리아(채용 사이클 변동), Synopsys 코리아 / Cadence 코리아(AE / PSE 형태로 STA 전문가).
글로벌 옵션도 STA는 강하다. TSMC(신주), Nvidia / AMD / Apple / Intel(미국), MediaTek(대만), 그리고 최근 미국 AI 칩 스타트업(Tenstorrent, Cerebras, Groq, Rain) 모두 STA 인력을 적극 채용한다. 영어 + 5년차 이상 sign-off 경험 조합이면 LinkedIn 메시지가 안 끊긴다고 봐도 된다.
7. 연봉 가이드 (2026년 기준 한국)
아래는 잡플래닛, 링크드인 공개 데이터, 현직자 인터뷰를 종합한 추정치다. 회사/프로젝트/개인 협상력에 따라 편차가 크다는 점을 감안하자. 모두 base salary + 정기 보너스 기준이며, RSU/스톡옵션은 별도 표기.
- 신입 (학사): 약 ₩5,000만 ~ ₩6,500만 (대기업 IDM 기준, 사이닝 보너스 별도)
- 신입 (석사): 약 ₩5,500만 ~ ₩7,500만 (석사 프리미엄 + 사이닝 보너스)
- 3-5년차: 약 ₩7,500만 ~ ₩1억 1,000만 (대기업 vs 팹리스에 따라 차이 큼, 팹리스가 base는 더 높은 경우 많음)
- 시니어 (8년+): 약 ₩1억 2,000만 ~ ₩1억 8,000만+ (스톡옵션/RSU 별도, AI 팹리스는 여기서 +α)
외국계 옵션을 쥐면 환산 가치가 크게 달라진다. 미국 본사(Nvidia, Apple, AMD, Intel) 5년차 STA는 base USD 160K~200K + RSU/보너스 합산 total comp USD 250K~400K(약 ₩3.5억~5.6억) 수준이 흔하다. 대만 TSMC 신주의 경우 base는 한국과 비슷하거나 약간 낮지만 보너스 비중이 커서 total로 보면 비슷하거나 높게 나오는 경우가 많다. 환율과 해외 거주 비용을 고려해도 현금 가치 자체는 외국계가 1.5~2배 이상 높은 것이 현실이다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학 / 전기공학 / 반도체공학이 정공이다. 컴퓨터공학도 가능하지만 회로/소자에 대한 직관이 부족하면 1년차 적응이 길어진다. 물리학과는 흔하진 않지만 충분히 가능한 케이스(특히 device variation / OCV 쪽 강점).
학위는 학사로도 충분히 입사 가능하다. 단 한국 IDM의 경우 석사 비중이 점점 높아지는 추세고, 석사를 하면 신입 호봉과 첫 배치(원하는 프로젝트 우선권)에서 유리하다. 박사는 STA 자체에선 오버스펙이라는 인식이 있고, 박사면 차라리 EDA 알고리즘 R&D(Synopsys / Cadence) 또는 methodology 쪽으로 가는 게 효율적이다.
도움 되는 수업: 디지털 논리 회로, VLSI 설계, 컴퓨터 구조, 디지털 시스템 설계 capstone, 반도체 소자(MOSFET 동작 원리), CAD 알고리즘. 학부 때 "clock skew가 왜 생기고 어디서 잡는가"를 한 번이라도 손으로 그려본 사람과 그렇지 않은 사람의 1년차 적응 속도는 눈에 띄게 다르다.
인턴십은 매우 중요하다. 삼성 / 하이닉스 / 팹리스 STA 또는 PD 인턴 경험이 있으면 신입 채용에서 강력한 시그널이 된다. 학회 발표(ISSCC, DAC, ICCAD, ASP-DAC)는 박사 트랙이 아닌 이상 weight가 크진 않지만 있으면 가산점. 오픈소스 기여(특히 OpenSTA, OpenROAD, OpenLane 같은 RTL-to-GDS flow)는 "이 친구가 EDA tool 내부를 진짜 이해하려고 시도해봤다"는 강한 시그널이라 면접에서 길게 이야기할 거리가 된다.
9. 추천 학습 경로
- 책: J. Bhasker, Rakesh Chadha — Static Timing Analysis for Nanometer Designs: A Practical Approach (STA의 바이블, 책상 위 항상 비치). Naveed Sherwani — Algorithms for VLSI Physical Design Automation (PD/STA 인접 알고리즘 이해용). Himanshu Bhatnagar — Advanced ASIC Chip Synthesis (Synopsys flow 전반 감 잡기).
- 강의/MOOC: Coursera "VLSI CAD Part I/II" (UIUC, Rob Rutenbar), NPTEL의 VLSI Physical Design 시리즈, YouTube의 VLSI Pro / Team VLSI / VLSIGuru 채널, Synopsys / Cadence가 정기적으로 여는 한국 워크샵(현직자 환경에서 바로 쓰는 실습 위주).
- 핵심 논문/표준 문서: IEEE 1801 (UPF, low-power 설계 표준), Liberty 라이브러리 매뉴얼(Synopsys 공개 문서), SDC 매뉴얼, 그리고 PrimeTime / Tempus user guide(회사 입사 후 합법 접근). DAC / ICCAD에서 매년 나오는 OCV / POCV / hierarchical STA 관련 industrial track 논문.
- 오픈소스 프로젝트: OpenSTA(Parallax), OpenROAD(완전한 RTL-to-GDS flow에 STA 포함), OpenLane(SkyWater 130nm flow), RISC-V Rocket / BOOM / OpenTitan(분석 대상으로 좋은 설계 사례). 이력서에 "OpenSTA로 RISC-V core sign-off를 시도, MMMC corner 4개로 setup/hold 분석한 결과 정리"라고 한 줄 들어가면 면접에서 30분 이야깃거리가 된다.
- 커뮤니티: VLSI Korea(www.vlsi.kr), 네이버 카페 / 페이스북의 반도체 설계 그룹, LinkedIn의 STA / Backend 한국 그룹, Reddit r/chipdesign, Discord의 OpenROAD / OpenLane 채널, 매년 한국에서 열리는 SoC 설계 학회와 Synopsys / Cadence 사용자 모임.
10. 한 줄 코멘트
STA는 deliverable이 명확하고(setup/hold 0개, sign-off 도장) 시장에서 매우 안정적으로 비싸지만, 일이 반복적이고 EDA 툴과 라이브러리에 깊이 의존해 "내가 칩을 만든다"는 창조의 짜릿함은 RTL이나 Architecture 팀보다 약하다. 5년차에 시니어 자리가 좁다고 느껴지면 IDM에서 AI 팹리스로 점프하거나 외국계 옵션을 진지하게 보는 게 현실적인 경로다.
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