RTL2GDS: DFT. SCAN, BIST, ATPG

Обеспечение качества полупроводников и эволюция DFT

Современная полупроводниковая промышленность, особенно в области проектирования систем на кристалле, достигла значительных успехов в области проектирования с учетом тестируемости (DFT).-Обеспечение качества и эволюция DFT

В современной полупроводниковой промышленности, особенно в области проектирования систем на кристалле, проектирование с учетом тестируемости (DFT) вышло за рамки проектирования для проверки после производства. Оно стало основной инженерной дисциплиной, которая определяет весь жизненный цикл продукта и его экономическую жизнеспособность.

Экспоненциальный рост плотности интеграции транзисторов в соответствии с законом Мура неизбежно повысил вероятность возникновения производственных дефектов. При 7 нм 5 нм и 3 нм возникают сложные механизмы дефектов, которые не могут быть объяснены традиционной простой моделью застрявших дефектов.

Основные цели DFT можно свести к трем основным пунктам.

• Во-первых, это обеспечение качества за счет максимизации покрытия дефектов. В областях, где функциональная безопасность имеет решающее значение, таких как автомобилестроение, аэрокосмическая промышленность и медицинское оборудование, необходимо поддерживать DPPM (количество дефектных деталей на миллион) должен быть максимально близок к нулю.

• Второй — сокращение затрат на тестирование. Время тестирования напрямую влияет на стоимость производства чипа, поэтому требуется эффективная архитектура, позволяющая обнаружить максимальное количество дефектов с минимальным количеством шаблонов и за минимальное время.
• В-третьих, выход имеет решающее значение. Это включает в себя проекты, в которых предусмотрена избыточность для учета дефектов, или проекты, в которых можно включать/отключать дефектные ядра. (Такие подходы часто используются в проектировании высокоскоростных процессоров.)

Архитектура сканирования: первый шаг в DFT.

Сложность тестирования цифровой логики заключается в том, что практически невозможно внешне контролировать и наблюдать состояние последовательной схемы, содержащей миллионы триггеров.

Современные полупроводниковые чипы содержат сотни миллионов или даже миллиарды схем, подобных приведенной ниже. DFT используется для проверки правильности функционирования каждого триггера в чипе, а конструкция SCAN в основном используется для тестирования этих последовательных схем.

Архитектура сканирования является наиболее фундаментальным решением для обеспечения управляемости и наблюдаемости путем преобразования этих последовательных схем в массивный сдвиговый регистр в режиме тестирования.

2.1 Структура и принцип работы ячейки сканирования

В процессе синтеза RTL компилятор DFT заменяет стандартные D-триггеры (D-FF) в проекте специальными ячейками, включающими функцию сканирования. Наиболее широко используемым стандартным подходом в отрасли является стиль Mux-D scan (мультиплексированный сканирующий триггер).

2.1.1 Внутренний механизм SCAN D FlipFlop

Ячейка Mux-D scan включает в себя, помимо функционального входа данных (D), вход сканирования (SI) для тестирования и сигнал разрешения сканирования (SE) для его выбора. Эта структура реализуется добавлением мультиплексора 2:1 (MUX) на входном этапе.

 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin q <= 1'b0; end else begin if (se) q <= si; else q <= d;
        end end

endmodule

• if {SE =0} : Мультиплексор выбирает входные данные системы (D) и передает их в триггер. В этот момент чип работает в своем исходном функциональном режиме.
• else: Принимает данные от SI.

2.1.1 Внутренний механизм триггера SCAN D

Этот процесс замены происходит автоматически в списке соединений, и добавленный MUX может вызвать небольшую задержку в пути данных. Поэтому инженеры DFT должны обновить ограничения по времени после вставки SCAN и проанализировать влияние на временные запасы (запас по установке/удержанию) функционального пути.

2.2 Вставка SCAN

Для инструментов синтеза, таких как DesignCompiler, использование компиляции -scan, он изменяет ячейку на ячейку SCAN. Инструмент синтеза только модифицирует ячейку.

2.2 Сшивка сканирования и оптимизация цепочки

После завершения замены ячеек сканирования инструмент DFT выполняет процесс сшивки для их соединения. Организация миллионов триггеров в одну цепочку привела бы к экспоненциальному увеличению времени тестирования, поэтому в практических реализациях она разделяется на несколько параллельных цепочек сканирования. Ключевым моментом является следующее:p>

• Режим SCAN Shift: когда Scan Enable равен 0, базовый RTL работает в функциональном режиме.
• Режим SCAN Capture: когда Scan Enable равен 1, сигнал на входном порту сканирования не проходит через комбинационную логику, а только сдвигается вдоль триггеров сканирования.

2.2.1 Распределение входов-выходов сканирующей цепи

Для оптимизации эффективности использования памяти ATE и времени тестирования важно, чтобы длина всех сканирующих цепей была одинаковой. Это называется балансировкой цепи. Например, если общее количество триггеров составляет 10 000, а доступно 100 каналов сканирования, каждая цепочка будет состоять из 100 триггеров.

В случае неравномерности длины цепочек более короткие цепочки должны ждать, пока не завершится сдвиг самой длинной цепочки. Это приводит к ненужным данным заполнения и потере времени тестирования.p>

Фабрики делятся рекомендуемыми таблицами расчета SCAN I/O по количеству триггеров, учитывая эти факторы.

2.2.2 Переупорядочение цепочки SCAN

На этапе сшивки цепочки SCAN не учитываются геометрические координаты ячеек. Это может привести к серьезной перегрузке трассировки на этапе размещения и трассировки. Физически удаленные ячейки, соединенные по соседству в цепи, приводят к появлению длинных проводов, проходящих через весь чип.

После P&R:

Для решения этой проблемы инструмент P&R выполняет переупорядочивание сканирования. После завершения физического размещения ячеек инструмент динамически изменяет порядок соединений цепочки сканирования, находя путь, который минимизирует длину проводки. Это важный процесс для обеспечения временных запасов и уменьшения площади чипа.

После переупорядочивания сканирования:

2.3 Блокировка защелки: управление смещением тактового сигнала и предотвращение нарушения времени удержания

В крупномасштабных SoC сканирующие цепочки часто пересекают разные тактовые домены или должны проходить чрезвычайно большие физические расстояния даже в пределах одного тактового домена. Результирующее смещение тактового сигнала может вызвать критические нарушения времени удержания во время операций сдвига.p>

2.3.1 Нарушение времени удержания:

1. Предположим, что тактовый сигнал для запуска триггера, который отправляет данные в пределах цепи сканирования, поступает позже, чем тактовый сигнал для триггера захвата.li>
2. Когда запускающий триггер выводит новые данные, принимающий триггер может все еще находиться в состоянии, когда он еще не принял предыдущие данные.
3. Происходит нарушение времени удержания.

2.3.2 Роль и размещение защелок блокировки

Для решения этих проблем защелки блокировки вставляются в точки, где меняется тактовая область, или в секции со значительным перекосом.-card kg-image-card">

1. В конце домена 1 размещается защелка блокировки. Ключевым моментом здесь является реализация отрицательной защелки блокировки, которая работает на противоположной фазе тактового сигнала по отношению к триггеру.
2. Когда уровень тактового сигнала переходит от 0 к 1 (восходящий фронт) в конце домена 1, данные распространяются только до защелки блокировки D, а не до домена 2.
3. Когда тактовый сигнал входит в фазу низкого уровня, защелка блокировки распространяется на домен 2.
4. данные распространяются только до Lockup D, а не до Domain2.
5. Когда тактовый сигнал переходит в низкий уровень, защелка блокировки передает данные в Domain2.

Следовательно, данные достигают Domain2 через полцикла тактового сигнала.

В конечном итоге это дает преимущество для соблюдения времени удержания.

3. Принцип ATPG (автоматическое генерирование тестовых паттернов)-%EA%B2%80%EC%B6%9C%EC%9D%98-%EC%97%94%EC%A7%84">3. ATPG (автоматическое генерирование тестовых паттернов): Движок для обнаружения неисправностей

После подготовки структурных тестов для проекта необходимо сгенерировать «тестовые входные шаблоны и правильные выходные векторы» для обнаружения фактических неисправностей. Это и составляет тестовый паттерн.

3.1 Развитие моделей неисправностей

С развитием технологий производства изменилась природа неисправностей, и, как следствие, эволюционировали методы их моделирования.

3.1.1 Застрявшие-at-Fault

Это наиболее классическая и широко используемая модель. Она предполагает состояние, при котором маршрутизация прерывается на полпути или постоянно застревает на VDD, в результате чего определенный узел схемы постоянно фиксируется на логическом значении «0» (Stuck-at-0) или «1» (Stuck-at-1).

• Метод тестирования: Например, для обнаружения неисправности Stuck-at-0 в выходе AND-врата, примените входной паттерн, который может сделать выход «1», и посмотрите, производит ли выход ожидаемое значение.
• Ограничения: Обнаруживает только статические неисправности, работающие на низких скоростях; неисправности, связанные с синхронизацией, не могут быть обнаружены.

Создание таких тестовых шаблонов является задачей ATPG.

D-алгоритм, PODEM и другие алгоритмы ATPG позволяют получить обширные ресурсы по цифровому проектированию. height="248" srcset="https://www.vlsi.kr/content/images/size/w600/2026/01/image-119.png 600w, https://www.vlsi.kr/content/images/2026/01/image-119.png 794w" sizes="(min-width: 720px) 720px">

3.1.2 Ошибка перехода и ошибка задержки

Хотя маршрутизация не была прервана, если маршрутизация обрабатывается слишком плотно или слишком редко, значение RC сети изменяется, что приводит к явлению, при котором скорость варьируется.

• Медленный подъем: время, необходимое для перехода от 0 до 1, чрезмерно долгое.
• Медленный-to-Fall: время, необходимое для перехода от 1 к 0, чрезмерно велико.
• Ошибка задержки пути: тестирует совокупную задержку всего пути внутри схемы, а не задержку отдельных вентилей.

3.2 Тестирование на скорость и тактовая частота

Для обнаружения ошибок задержки необходимо тестирование на скорость, при котором микросхема работает на своей фактической рабочей частоте.strong>. Однако частоты внешних тактовых генераторов, как правило, очень низкие.

Это требует использования IP, такого как встроенный контроллер тактового генератора.

3.3 Сжатие тестов

С увеличением размера микросхемы удлиняются цепочки сканирования и растет количество шаблонов, необходимых для тестирования на скорости, что приводит к резкому увеличению объема тестовых данных и времени тестирования.. Для решения этой проблемы была внедрена технология сжатия сканирования.

3.3.1 Compressor, MISR и встроенное детерминированное тестирование

Compressor — это технология от Synopsys, а EDT — технология, популяризованная Mentor (ныне Siemens EDA). Обе технологии выполняют сжатие путем добавления аппаратной логики внутри микросхемы.>

• Декомпрессор: Расположен на входном конце чипа, он принимает данные, сжатые в небольшое количество каналов от ATE, и передает их на многочисленные короткие сканирующие цепочки внутри чипа. Он поставляет случайные паттерны с низкой корреляцией, используя кольцевой генератор и фазовый сдвиг.
• Компактор: Расположен на выходе цепочки сканирования, он сжимает результаты многочисленных внутренних цепочек в небольшое количество каналов через дерево XOR или пространственный компактор и отправляет их в ATE.
• X-маскировка: чтобы предотвратить загрязнение сжатой сигнатуры неинициализированными значениями («Unknown X») во время процесса сжатия, необходима логика для маскировки значений X. сравнивая его только один раз в конце теста.

Как видите, SCAN — это область проектирования. ATPG — это область тестирования, которая может выполняться даже после выпуска продукции.

И, как вы можете видеть, для чипа действительно важна операция, соответствующая его назначению, но тестирование требует огромных затрат(сложность проектирования, дополнительная площадь и порты для тестирования).

Например, SCAN Shift генерирует чрезвычайно высокую активность переключения сигналов, что приводит к огромному энергопотреблению, выделению тепла и даже HCI, BTI, IR и EM. Поэтому область DFT также довольно разнообразна с точки зрения тем исследований. MBIST (встроенная самопроверка памяти)

Память, которая занимает почти половину площади современных SoC, имеет гораздо более высокую плотность транзисторов, чем логика, и поэтому более уязвима к производственным дефектам. что делает их непригодными для обнаружения мельчайших емкостных дефектов в ячейках памяти или помех между соседними ячейками. Поэтому необходим специальный механизм тестирования памяти, MBIST.

4.1 Алгоритм March

Контроллер MBIST встроен в сам чип, что позволяет ему записывать и считывать данные в памяти и проверять ее работу без необходимости использования внешнего оборудования. Стандартным алгоритмом, используемым для этой цели, является алгоритм March. Алгоритм March последовательно «проходит» через адресный пространство памяти, выполняя серию операций чтения/записи.

4.2 Встроенная саморепарация, BISR

Память является основной причиной снижения производительности, поэтому выбрасывание всего чипа при обнаружении дефекта представляет собой значительные экономические потери. Чтобы этого не произошло, применяется технология BISR.

• Избыточность: при проектировании памяти заранее выделяются избыточные строки и столбцы.
• Процесс ремонта: если во время тестирования MBIST обнаруживается дефектная ячейка, контроллер сохраняет соответствующую информацию об адресе. По окончании тестирования эта информация навсегда записывается во внутренний eFuse (электрический предохранитель) чипа.
• Переназначение: при загрузке чипа HW Logic считывает информацию о предохранителе и физически переназначает неисправные адреса на запасные строки/столбцы. Этот процесс незаметен для пользователя, и чип работает нормально, как если бы он был бездефектным.li>

5. LBIST (встроенная самопроверка логики)

LBIST — это технология, позволяющая логическим схемам проводить самопроверку, благодаря чему чипы могут самостоятельно обнаруживать неисправности без использования ATE. Это играет важную роль не только при производстве микросхем, но и при соблюдении стандарта функциональной безопасности ISO 26262, который требует проверки целостности микросхемы при включении питания (самотестирование при включении питания) и во время работы (тестирование во время работы).

5.1 Архитектура и компоненты STUMPS

LBIST реализован на основе архитектуры STUMPS (самотестирование с использованием MISR и генератора последовательностей параллельного сдвигающего регистра).

1. PRPG (генератор псевдослучайных паттернов): вместо использования сохраненных паттернов, как в ATPG, он использует LFSR (линейный регистр с обратной связью) для генерации псевдослучайного паттерна в каждом цикле. Это позволяет генерировать очень большие паттерны без дополнительного объема памяти.li>
2. Фазовый сдвиг: Выход LFSR может демонстрировать структурную зависимость. Фазовый сдвиг смешивает это через сеть XOR, устраняя корреляцию данных, поступающих в соседние цепочки сканирования, и увеличивая случайность шаблона.
3. MISR (регистр сигнатур с несколькими входами): поскольку выходы тысяч цепочек сканирования не могут быть сохранены, они сжимаются и преобразуются в сигнатуру фиксированной длины. Это аналогично обратной структуре LFSR, выполняющего операции деления многочленов.
4. Контроллер BIST: Автомат, управляющий запуском теста, его завершением, подсчетом шаблонов, тактовой частотой и т. д.

5.2 Проблемы с золотой сигнатурой и X-Pounding

Верификация LBIST выполняется путем сравнения окончательной сигнатуры, сгенерированной после завершения теста, с золотой сигнатурой, предварительно рассчитанной с помощью симуляции. Если оба значения совпадают, тест проходит; если одно из них отличается, тест не проходит.

Самая большая сложность в этом процессе заключается в обработке значения «X» (неизвестного). Неинициализированная память в схеме, выходы из аналоговых блоков или плавающие узлы отображаются в симуляциях как «X».

В то время как ATPG может игнорировать их, MISR LBIST повреждает всю сигнатуру в момент появления значения «X», делая ее непредсказуемой. Чтобы этого не произошло, необходимо либо устранить причину появления «X» на этапе проектирования, либо добавить логику X-Blocking, чтобы заблокировать путь в MISR.

6. Стандартные интерфейсы: подключение чипа к внешнему миру

SoC — это сложная система, состоящая из множества IP-ядер (CPU, GPU, DSP, контроллер памяти и т. д.). Для их индивидуального управления и тестирования используются интерфейсы, стандартизированные на международном уровне.

IEEE1149, 1500 и 1687 используются довольно часто, а в эпоху 3D-IC, вероятно, будет широко применяться и 1838.

Заключение: перспективы развития технологии DFT

Как показано выше, DFT — это не просто вспомогательная функция в проектировании полупроводников, а основная архитектура, отвечающая за выход, стоимость, качество и безопасность чипов.

Ожидается, что в будущем технология DFT будет развиваться в следующих направлениях.

1. DFT и ATPG на основе искусственного интеллекта
2. Тестирование 3D-IC, HBM и чиплетов
3. Высокоскоростное тестирование I/O Loopback:

В заключение, значение DFT будет значительно расти по мере усовершенствования процессов и усложнения микросхем. Методология «DFT-First», которая учитывает DFT на самых ранних этапах проектирования, станет необходимым условием для успеха полупроводников.