japanese - VLSI Korea (Page 2)

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RTL2GDS: DFT. SCAN, BIST, ATPG

半導体品質保証とDFTの進化現代の半導体産業、特にSystem on Chip設計分野におけるDesign for Testability（DFT）の-設計">半導体品質保証とDFTの進化現代の半導体産業、特にSystem on Chip設計分野において、Design for Testability（以下DFT）は製造後検証のための設計を超え、製品全体のライフサイクルと経済性を決定づける核心的な工学分野として位置づけられています。ムーアの法則に基づくトランジスタ集積度の指数関数的増加は必然的に製造欠陥の発生確率を高め、7nm、5nm、 3nmへと続く超微細プロセスノードでは、従来の単純なスタックアットフォールトモデルでは説明できない複雑な欠陥メカニズムが出現しています。 DFTの主な目的は大きく三つにまとめられます。 * 第一に、フォールトカバレッジの最大化による品質保証です。自動車、航空宇宙、医療機器など、機能安全が必須の分野では、DPPM(Defective Parts Per Million)を0に近づけることが必須です。 * 二つ目はテストコストの削減で

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RTLからGDSIIへの変換：ロジック合成 - 制約(SDC)に基づくゲートレベル変換の原理

現代の半導体設計、特にASIC（特定用途向け集積回路）設計フローにおいて、ロジック合成は抽象的な人間の論理（RTLまたはHDL）を物理的なシリコンの現実（ゲートレベルネットリスト）へと具体化する最も決定的な変換プロセスです。要約すると、ロジック合成とは、RTLを入力として受け取り、ゲートレベルネットリストを出力するものです。 * RTLは物理的要素を考慮せず、論理構造のみを含む設計図です。 * Netlistはファウンドリから提供されたCellライブラリを基に、物理情報と論理情報を含む設計図です。 (座標値などは含まれていません。 * その後、P&R、ECOなどの段階では、ロジック合成で作成された回路に座標を入力して配置し、接続し、セルタイプを少し変更する程度の修正を行います。 * 合成で得られたPPAについて、これよりも高いPPAを達成したい場合でも、P&Rでさらに高めることは容易ではありません。 RTLからGDSIIに至る全フローにおいて、合成が占める比重は絶対的である。この段階で決定されるPPA（電力、性能、面積）の初期指標は、その後の配置配線段

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RTLからGDSへの設計検証

したがって、検証エンジニアの目標は、単にバグを見つけることを超え、「バグがない」という事実を統計的かつ論理的な証拠を通じて確信させることにあります。 2. 検証方法論のパラダイム転換： DirectedからConstrained Randomへ数十年前、数百ゲートレベルの設計を検証していた時代には、エンジニアが予測可能なシナリオを一つ一つコーディングするDirected Testing方式が主流でした。しかしVLSI規模の複雑さを持つ現代の設計において、人間の予測能力のみに依存することはほぼ不可能です。この限界は検証方法論の根本的な変化をもたらしました。 2.1 Directed Testing: 直感的だが限界が明確なアプローチ Directed Testingは、検証エンジニアが機能の動作可否を確認するために、検証者が直接Stimulus inputとExpected Outputを明示的に記述する方式です。例えば、プロセッサ検証において「A命令の次にB命令を実行し、レジスタ値がCであるか確認せよ」といったテストがこれに該当します。この方式の利点は明らかです

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PDKで実際の工程の微細レベルを把握する方法

先端プロセスでは、プロセス名称（例：7nm、5nm、3nm）が実際の物理的寸法と一致しない。むしろチップメーカーはマーケティング目的で世代を区別し、これにより消費者に性能向上を強調してきた。実際、最近のプロセスノード名は回路の特定の寸法を指しておらず、2010年代後半には単なる世代区分の名称となった。つまり、「3nmプロセス」という名称はもはや3ナノメートルの構造を意味せず、「PPAレベルが3nmクラスである」と暗示するマーケティング名称である。したがって、真に「より微細なプロセス」であるかを評価するには、従来のnm単位ではなく、幾何学的特性（フォントサイズ、ピンサイズなど）に基づく代替指標を活用すべきである。最も重要なのはPPAだ。プロセスレベルが微細でなくとも、量産可能でPPAが良ければ、良いプロセスである。しかし本稿ではプロセス微細化レベルを把握する方法のみを扱う。PPAについては扱わない。プロセスが微細であるとはどういう意味か？本稿では、素子（FEOL、BEOL）のサイズ、素子の配置間隔。すなわち、幾何学的微細度を微細プロセスの基準とした。幾

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RTLからGDSへ:1. RTL設計、Verilogコーディングスタイル

第1部: Implementationの始まり (Front-end Bridge) 序文: RTLコードがシリコンになるまでの、最初の関門現代の半導体設計、特に数十億個のトランジスタが集積されるSoC(System on Chip)設計プロセスにおいて、「RTLコーディング」は巨大な旅の出発点に過ぎません。学部や修士課程でVerilog HDLを初めて学ぶ際に最もよくある誤解は「テストベンチシミュレーションで波形(Waveform)が意図通りに出力されれば設計は完了した」と信じることです。しかしシミュレーション環境は物理的制約が存在しない、理想的な論理世界です。初めてデジタル工学を学び、Verilogハードウェア記述言語を学ぶ大学生は、「これでチップ設計ができる！」と考えます。しかし大学院に進みテープアウトを経験するうちに、半導体の深い深淵に足を踏み入れることになるのです。実際の半導体には、以下のような回路が膨大な数で組み込まれます。そのような回路が非常に多く組み込まれており、実際に生産された半導体上で電子が動き動作するチップを作るためには、タイミン

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半導体設計エンジニアの年収ランキング

シリコン帝国の新たな秩序とエンジニアの価値 2025年現在、グローバル経済と技術覇権の中心には半導体が存在します。かつて「産業の米」と呼ばれた半導体は、今や「産業の頭脳」であり国家安全保障の核心資産へと格上げされました。 AI革命はデータセンターのアーキテクチャを根本的に変革し、自動運転とエッジコンピューティングの普及はシリコンチップ設計の難易度と重要性を前例のない水準に引き上げました。そして全世界の時価総額1位から8位の企業はすべて、直接半導体を設計する企業です。こうした巨視的な地殻変動の中で最も劇的な変化を迎えたのは、まさにこのシステムを設計・検証する「半導体設計エンジニア」たちの地位と報酬体系です。過去、ハードウェアエンジニアはソフトウェアエンジニアに比べ、相対的に保守的な年俸上昇率と限定的なストックオプションを受け取るという認識が支配的でした。しかし2023年から本格化した生成AI（Generative AI）ブームは、この公式を完全に破壊しました。NVIDIAの時価総額が国家予算規模を超えるほど急騰し、Appleが自社シリコン（Apple Silicon）

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半導体設計とEDAの間でキャリア転換する方法

半導体業界では、設計エンジニアがEDAを多用します。設計会社からEDA企業へ、あるいはEDA企業から設計会社へキャリアチェンジするケースが多く見られます。特にEDA企業のアプリケーションエンジニアの大半は、設計会社からEDA分野へ転職した人材です。一方、EDA研究開発エンジニアの多くは、大学院時代からVLSI CADを研究してきた経歴を持ちます。特に米国、韓国、台湾、イスラエル、シンガポール、インドなどの主要半導体ハブでは、多様な経験と技術を積んだ人材が設計からEDAへ、EDAから設計へと転換を試みるケースが頻繁に発生しています。以下では、ジュニアからシニアまでを対象に、双方向の転換の動機、必要/不要なスキル、転換の適期、難易度の違い、失敗・成功要因、年収・職位の変化、企業別の視点などを総合的に見ていきます。 1. 転換の動機 * Design→EDA: * 設計エンジニアがEDA業界へ転換する理由は、先端技術への接触、協業範囲の拡大、安定性などである。 * なぜなら、設計エンジニアは自身の設計に集中し、常にテープアウトスケジュールに追わ

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DFTマーチアルゴリズム？チェッカーボード2

5.Memory構造の観点からMarchが直感的に見える理由 5.1 Access方式 SRAM 1バンクを思い浮かべてみると: figure class="kg-card kg-image-card"> * Address busで特定のrow(wordline)を選択 * そのrowに連結されたbitlineを通じてcellの値を読み書きする * 一度に"一つのaddress"だけ確実にcontrol可能 * * だからtestの基本単位は自然にこのようになります。 * * この流れ自体がMarch elementの定義とほぼ1:1で重なります。 * 例えば、あるアドレスで: * Decoder faultにより二つの rowが同時に点灯するとします。 * このアドレスにw1をすると、意図したcellだけでなく、隣のrowのcellも一緒に1になることがあります。 * 今度は別のアドレスで: * その隣のcellをr0と期待したのに1が読み込まれます。 * March C-のようにup/

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Semiconductor interconnect？チップレット、3D IC、UCIe

以前は、"プロセスが何ナノか、コアが何個か"が半導体の性能の大部分を説明するように感じられました。最近では、Chiplet、2.5D、3D IC、UCIeなどの単語が最初に目に飛び込んできます。これは単なる流行語だからではありません。今はダイの内部ではなく、ダイとダイの間をつなぐインターコネクトがチップ全体の性能と電力、コストを左右するレベルまで上がったからです。あるスタートアップがNvidiaに勝ったらしいですが...NVIDIAのチップの性能+電力+汎用性+量産歩留まりなど、広い部分で市場性を勝る半導体はない。下の資料はriselabのAmirがまとめたグラフである。 X軸は年、Y軸は性能と見ればよい。黒色はシステム半導体の性能改善勾配＆gt;メモリ半導体の性能改善勾配＆gt;インターコネクトの性能改善勾配 figure class="kg-card kg-image-card kg-card-hascaption"> https://medium.com/riselab/ai-and-memory-wall-2cb4265cb0b8 ボードレベルでは

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EDA Toolの価格構造分析。Synopsys, Cadence, SIEMENS EDA, Siemens EDA

Executive Summary * 少数の市場と高い研究開発コスト: EDA業界は、顧客層が非常に限られたニッチ市場であり、ソフトウェア開発のための研究開発（R&D）に多大なコストがかかります。 * 世界中のチップ設計企業の数が限られているため、規模の経済を実現することが難しく、その結果、顧客一人当たりのツールコストが高くなります。 * 高度な半導体設計における高い失敗コストのため、チップメーカーは成功事例の多い（Golden Reference）信頼性の高いツールにプレミアムを支払い、EDAメーカーはツールの精度と責任範囲を確保するために莫大な費用を支払います。 * TSMCやSamsungのようなFoundryは、最新のプロセスで正式に認証されたEDAツールのみの方法論を配布し、Fablessはそのツールに縛られ、代替を選択することが困難です。高価格の構造的原因 1. 極端に小さい市場規模、R&；D償却、Duopoly： 1. EDA は、世界中の半導体設計会社を主な顧客とする非常に小さな市場です。 2. 例えば、EDA業界の総売上高は数十億

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DFT：3月のアルゴリズム?#チェッカーボード #1

Logicデザインの方だけやっていて、DFT Labに初めて入ると一番戸惑うところがあります。 Scan、ATPG、stuck-at pattern、transition patternなどは慣れているのですが、memoryの方に行く瞬間、突然March algorithm、MBIST、fault modelの話が飛び出します。しかも、シニアDFTエンジニアも時々こんなことを混乱することがあります。 "March C-は正確にどのようなfaultまでカバーするのか？短所は何だったっけ..." "なぜ必ずup/downで2回ずつ回るのか？" この記事の目標は単純です。 * DFT/ATPGはすでに慣れているが、memory testが苦手な人に * March algorithmが何であり、なぜそのような順序で動作するのか、 * Logic test patternと何が根本的に違うのか * そして、実務でよく聞くCheckerboard patternがどのような役割をするか 1.Logic Test vs Memory Test: なぜパターンが異なる

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グリッチフリー・クロックMUX？

半導体のTape-out後、最も苦痛なバグの一つはこのような形である。 Function simulationも完璧、Silicon Bring-upでもほとんど正常、しかし"たまに"異常動作をする教授の前で再現しようとすると、またうまく動作する ....再現性が低く、デバッグログも薄暗い。 * "どこかでタイミングが崩れた。" * その"どこか"がClock/Resetのようなglobal controlであることが多い。 * 特にClockをMUXに変更するポイントで非常に薄いパルス(Glitch)が飛び出す Clock pathでのGlitchはdata glitchとはレベルが違います。データパスのグリッチは、通常、コンビネーションロジック内で消費されます。一方、クロックグリッチは、フリップフロップに"追加のクロックエッジ"として認識され、その瞬間から、1回の異常エッジがシステム状態全体を歪めることができます。そこで登場するのが、Glitch-Free Clock MUX(GFCM)です。 1) 一般的なMultiplexer（