过去，"多少纳米制程、多少内核 "似乎可以描述半导体的大部分性能。
如今，人们首先想到的是芯片、2.5D、3D IC 和 UCIe 等字眼。
这不仅仅是因为它们是热门词汇，而是因为芯片与芯片之间的互连现在正在推动整个芯片的性能、功耗和成本，而不仅仅是芯片内部。
一家初创公司击败了 Nvidia，但...
下图由 riselab 的 Amir 制作。
X 轴是年份，Y 轴是性能。
黑色为系统半导体> 内存半导体> 互连器件> 性能改进斜率
在电路板层面，您最终将使用这三种处理器，但无论 GPU 的速度有多快，由于其带宽较小，它们都将成为其他半导体的瓶颈。
因此，对于人工智能半导体公司来说，如何获得尽可能多、内存带宽最大的 HBM 已成为一大挑战。"
HBM 推动了 SK 海力士（全球顶级技术公司）、三星电子（全球顶级生产公司）和美光（美国顶级内存公司）股价的上涨。
但是...
我曾经认为 "Chiplet = 大芯片分割和粘合"，但我越深入研究，就越觉得下一场半导体游戏的胜负将取决于互连。
工艺更好，为什么要拆分芯片
要谈论 Chiplet，我们需要从 "为什么要放弃单片 SoC？
First, Reticle Size Limitation.
我们使用曝光机（ASML）绘制原理图掩膜，该机器绘制电路的最大面积是有限的。如果您在一个巨大的芯片上设计高性能 CPU、GPU 和人工智能加速器，您将接近这一极限。
Second, yield and cost structure.
面积越大，"一个坏的 "损失就越大。如果您有一个 800 平方毫米的芯片，但有一块卡住了灰尘，那么整个芯片就坏了，您就必须把它扔掉；而如果您有四个 200 平方毫米的芯片，只要有一块坏了，其他三块就可以用于其他组合。据统计，脆片结构更为有利。
https://semiengineering.com/designs-beyond-the-reticle-limit/
第三，异构集成。
当今的 SoC 包含 CPU、NPU、GPU、高速 SerDes、DDR/LPDDR/PHY、模拟、RF、电源管理等。在最新的 FinFET/GAA 工艺中实现每个模块并不总是最好的选择。数字逻辑可从尖端工艺中获益，但模拟和 I/O 在成熟工艺中的可靠性更高，成本更低。"
最终结果是 "在最佳工艺中实现每个模块，然后将它们组合在一个封装中"。这里的关键词是 2.5D、3D IC 和芯片组。
简而言之，芯片组是 "一种绕过工艺限制、控制产量和成本并将不同工艺混合在一个封装中的结构"。
但是...Chiplet看起来不错，因为它的良品率和成本结构都很好，
但是2.5D IC和3D IC的制造工艺很复杂，所以良品率可能很低，你需要花很多钱来弥补，所以最终你可能会肚皮比肚子还大。
这就是为什么我们还没有看到大量量产的原因。
On-Die Wire to Die-to-Die Link
在单片 SoC 中，大部分数据都在裸片金属层上面流动。
尽管片上网络 (NoC) 设计非常重要，但物理路由本身更像是一个 "芯片内 "问题。
一旦您进入芯片结构，您将面临关键数据从芯片流出并返回芯片的问题。换句话说，路径变化如下：
内核 → 片上 NoC → 芯片边缘 → 微凸块 → Interposer 或 RDL → 另一个芯片上的微凸块 → 片上 NoC → 内核
从物理学的角度来看，有几件事发生了变化。
布线的介质发生了变化
现在我们面对的不仅仅是硅上的金属层，而是各种介质，包括微凸块、TSV、硅插层、扇出 RDL 和有机基板。
长度和环境变化
它比片上导线要长得多，阻抗也更加复杂。信号完整性问题也随之而来。
能量和面积的价格发生了变化
增加一条裸片导线的成本与增加一条裸片到裸片链路的成本不同。芯片边缘的长度是有限的，凸点间距也是有限的。
路由
过去的设计是 "我们可以多用一点线"，而现在的设计是 "这个链路真的值得增加带宽吗？
从这一点来看，互连不再仅仅是物理布线，而是决定整个 Chiplet 系统架构的关键资源。
从 PPA 角度看 Chiplet 互连
归根结底，每个设计都要考虑 PPA（功耗、性能、面积）和成本。Chiplet Interconnect 深度参与了所有四大支柱。
性能：带宽和延迟
人工智能加速器、GPU、高性能 CPU 和高带宽内存（如 HBM）之间存在大量数据流。当这些数据通过芯片到芯片链路而不是芯片上的链路流动时，链路的带宽密度和往返延迟决定了系统性能的上限。
如果带宽不足，无论您增加多少内核，都会遇到 "内存墙"。而如果延迟过高，细粒度协作就会变得困难，架构必须采用粗粒度设计。例如，如果 L3 高速缓存被分离成芯片组，并且延迟过大，那么它几乎就会变成一个片外内存。
功耗：为 pJ/bit 而战
片上导线可将功耗压缩至数十 fJ/bit，但基于封装的 SerDes 通常需要花费数 pJ/bit。适用于芯片组的短距离超低功耗 PHY 的目标也是低于 pJ/bit，但它们的成本仍然高于裸片。"
最后，作为系统架构师，您必须问自己："我是真的想在裸片上发送这些数据，还是想在裸片上再计算一次并对其进行压缩？
Area: Die Edge and PHY Area
芯片互连是 "以边缘为中心 "的。凸块和 PHY 沿芯片周边布置。
特别是在使用 UCIe 等标准化芯片到芯片接口时，PHY、控制器和协议栈占用的面积不容忽视。减少所需的面积和功耗是芯片组设计的竞争优势所在。
Cost:工艺组合和封装复杂性
使用芯片组结构，您可以通过将逻辑划分为前沿工艺和将 I/O 划分为成熟工艺来降低芯片单位成本。问题在于封装成本。硅内插器、高密度 RDL 和细间距凸块都非常昂贵。过高的互连要求使封装结构变得复杂，并推高了整体成本。"
因此，互连成为决定 "这种芯片组架构是否具有经济意义 "的晴雨表。
UCIe 和芯片到芯片接口的标准化
最近谈论最多的关键词之一是 UCIe（通用芯片组互连 Express）。虽然 UCIe 的名称给人一种 PCIe 的感觉，但它实际上旨在提供与现有协议（如 PCIe/CXL）以及专门用于芯片到芯片环境的 PHY 的兼容性。
采用 UCIe 的原因显而易见。来自不同公司的芯片可以组合在一起
如果每家公司都坚持使用自己专有的芯片到芯片接口，那么芯片生态系统将永远不会发展壮大。
标准化的好处显而易见：例如，一家公司可以生产 CPU 芯片，另一家公司可以生产 NPU 芯片，还有一家公司可以生产 SerDes/IO 芯片，而系统公司则可以将它们组合成一个封装。当然，在现实中，由于知识产权、验证和责任等问题，事情并没有那么简单。
EDA 和设计流程已清理完毕
无需每次都对新的专有 PHY 和协议进行建模，基于 UCIe 的通道和链路模型可用作共同的基础。STA、SI、PD 和封装协同设计流程都有一个共同点。
另一方面，拥有一个标准也意味着 "互连本身成为一个竞争点"。拥有 PHY IP、封装结构和协同优化技术并能提供更好的功耗/带宽/延迟/面积的公司将赢得市场。
封装和芯片设计的模糊化
Chiplet 互连如此重要的另一个原因是它打破了 "设计界限"。
过去的划分大致如下：
芯片内：逻辑设计、物理设计、STA、芯片上 SI
封装：由 PCB/封装团队分别设计，速度更低
在芯片组结构中，两者完全不可分割。芯片到芯片链接中的通道可同时查看封装和芯片边缘结构。芯片贴装、凸点映射、内插路由、封装堆叠和芯片内的 PHY 贴装都需要同时进行。
最终，这些问题将作为一个团队共同解决。
A 和 B 芯片应相隔多远
互插器上允许的通道长度是多少
凸块应按什么顺序放置在芯片边缘
片上 NoC 和芯片到芯片链路的边界应在哪里
这就是封装工程师、PD 工程师、SI 工程师、系统架构师和 EDA 工具供应商坐在同一张桌子上的时候。
随着芯片的普及，设计人员所需的视角也将发生变化：
不仅仅是 "了解工艺的几个纳米"
而是能够同时了解互连的物理层、逻辑层和协议层
将片上 NoC 和片外结构视为一个集成整体的系统级视图
分析端到端权衡的能力，包括功耗/面积/成本
这三点将变得越来越重要。
您可能会想："晶体管、逻辑、PD 和 STA 还有很多事情要做，而且还有互连和封装。但最好在设计时至少知道 "决定芯片性能和成本的真正瓶颈在哪里"。
在我看来，芯片时代的互连并不是一个需要回避的话题，而是一个拓展职业生涯的绝佳机会。一旦您了解了芯片到芯片和封装，您就会成为 "整个芯片 "的专家，而不是仅仅关注芯片中的时序和 SI。您能做的事情范围要宽广得多。
