现代半导体产业正不断突破摩尔定律所预测的晶体管集成密度极限。这是VLSI时代——数十亿个晶体管集成在指甲大小的硅晶圆上的时代。
将RTL代码转换为可实际制造的物理布局GDS文件的物理设计，通称P&R（布局布线）流程，已从简单的RTL代码输入→GDS代码输出的Code2Code自动化，演变为极端的多变量优化问题。
若说过去微米级工艺中的布局与布线（P&R）仅是将器件排布、线路连接的几何拼图，那么在7纳米、 5nm乃至3nm以下FinFET及Gate-All-Around工艺中的P&R，已然成为复合物理工程的巅峰——必须考量量子效应、电磁耦合乃至制造工艺的物理极限。
P&R本质上是解法数量庞大的NP难问题。
1. 设计分割
现代SoC设计已超出单个工程师或单次CAD工具会话的处理能力。若试图采用平面化设计处理，将面临内存不足、运行时间长达数周乃至无法收敛的时序问题。
因此，分区设计既是物理设计的起点，也是决定整个项目成败的战略性架构阶段。
多数分区设计以运行时为基准单位。例如："确保我们的时序ECO能在单次运行时内完成"这类标准。
1.1 分层设计
分区是将"分而治之"原则应用于系统设计。设计方法论主要分为自顶向下-Down（自上而下）与 Bottom-Up（自下而上）两种方式区分。
- 自上而下划分
- 自上而下方式从系统层面将整个芯片划分为大型功能模块，通过反复细分至更小模块，在芯片顶层划分各子系统，并为子系统分配专用物理片上区域（PPSA）。
- 该方法广泛应用于片上系统（SoC）层面。
- 自底向上划分
- 自底向上方法从微小的叶单元或模块开始构建子系统，最终向上组装。
- 常用于可复用的IP设计。
2. 高级划分方法论
近年来，融合了分层式与扁平式方法优势的"伪扁平"或"虚拟扁平"方法备受关注。
该技术在物理层面通过分区维持层级结构，但在时序分析或CTS阶段，使工具将整个设计视为扁平化结构，从而消除模块边界处的效率损失。
2.2 分区算法与优化指标
分区操作需同时兼顾技术约束与优化目标。 最典型的算法是Kernighan-Lin算法。下面展示伪代码。
- 最小割原则：需最小化互连数。 块间信号消耗顶层的布线资源，且较长的线长会导致延迟和信号完整性问题。 Kernighan-Lin等图划分算法可用于最小化分割尺寸。
- 面积平衡与 纵横比：每个分区应具备可物理实现的形态与尺寸。过高的纵横比或矩形结构会降低内部布局与布线效率。 通常1M~3M实例是适合作为单一模块处理的合理规模。
- 时序预算：分区模块应具备独立的SDC。在顶层路径延迟中分配给内部逻辑的预算过程需高度精密：过度约束将导致面积/功耗开销，而宽松约束则会在顶层集成时引发时序违规。
3. 布局规划：结构基础
布局规划是构建芯片物理骨架的过程。该阶段的决策对后续置位和布线产生绝对影响，错误的布局规划将导致无法挽回的功耗功耗功耗损失或布线拥塞。
3.1 核心区域定义与 几何特性
- 长宽比：即宽度与高度的比例。通常越接近1.0（正方形），水平/垂直布线资源的平衡性越好，效率越高。
- 但受封装、PCB占位面积、 晶圆切割效率等因素可能强制采用矩形布局，这可能导致特定方向的拥塞。推荐优先为CPU、GPU、NPU等高频模块匹配1.0比例，接口模块次之。
- 利用率：指标准单元与宏单元在核心区域内的占比。
- 初始设计阶段设定为60~70%水平，用于预留缓冲区插入、 尺寸调整和布线余量。当密度超过80%时，布线拥塞将急剧加剧，导致时序ECO极其困难，同时成为DFM良率下降的根源。
3.2 宏单元布局：数据流可视化
硬宏单元（SRAM、PLL、ADC/DAC）的布局要求最高专业技能。由于宏单元体积庞大且占据特定金属层，实际上会形成布线阻塞点。
实际上，ASIC设计工程师所说的项目三大关键要素如下：
- RTL冻结（需快速完成RTL以匹配流片进度）
- SDC清理（需妥善处理虚假路径、MCP等冗余路径，并为各EDA流程设置合理约束以确保签核稳定性）
- 黄金布局规划（此环节的执行方式将决定芯片利用率、保持时间、信号完整性及DRC问题的处理难度）
[宏单元布局策略与指南]
- 走线分析：需分析宏单元间、宏单元与标准单元间的虚拟连接线，优化数据流。理想布局应使数据从输入到输出方向保持直线性。
- 外设布局：将Macro置于核心边界或模块外围，为中心区域预留标准单元及复杂信号布线空间是标准做法。居中放置的宏单元会引发绕行，导致严重的时序延迟。
- 宏单元通道与缓冲区：宏单元间需预留通道空间以容纳电源带或时钟树缓冲器。同时应设置避让边界（Halo）确保引脚可访问性，并防止局部拥塞现象。
近年来，基于AI的布局规划方法论也受到广泛研究。
2.3 I/O布局与引脚放置
连接芯片与外部世界的I/O焊盘或引脚位置选择同样至关重要。采用线焊封装时需在芯片外围构建I/O环，使用倒装芯片封装时则需在芯片正面布设凸点。 I/O引脚的位置决定了内部逻辑的数据流向，因此需通过与PCB设计团队的密切协商来确定。
3. 电源规划：赋予生命力的血管——PDN设计
电源规划是构建PDN（电源分配网络）的过程，旨在为整个芯片稳定、均匀地供应电源(VDD)和接地(VSS)。 随着微工艺的发展，供电电压不断降低（阈值电压下降），而器件密度增加导致电流密度急剧上升。
由此引发的IR降压与电迁移(EM)问题，已成为导致芯片可靠性问题及功能性故障的最大风险因素。
3.1 PDN架构的分层结构
高效的电源供应链具有分层网状结构。
- 电源环：环绕芯片核心外围或高功耗宏模块的粗电源线。其作用如同外部电源初始抵达的蓄水池。
- 电源条（干线）：横贯芯片的主干线，将电流输送至核心深处。为最小化电阻，采用最上层的厚金属层（Top Metal Layers），通过合理间距间距控制IR压降。
- 电源轨：直接连接标准单元VDD/VSS引脚的底层电源线。主要形成于M1(Metal 1)层形成，亦称跟随引脚。所有标准单元均通过该轨获取电源。
- 过孔：垂直连接各层电源线的通道。 单个过孔电阻较大且易受电磁干扰影响，因此需采用过孔阵列或条状过孔增强连接性。
3.2 IR压降的物理原理与应对策略
IR压降是指当电流(I)流经电源线时，因电源线本身电阻(R)导致电压下降的现象(V=IR)。
- 静态压降：指未发生开关动作或平均电流流过时的电压降。
- 解决方案 - 降低该电源路径的总电阻：可通过增宽或增加Stripe数量来降低并联电阻，或减少该路径的Cell数量来解决。
- 动态IR压降：主要由时钟沿上大量触发器和逻辑门同时切换时产生的瞬态电流导致的电压下降。 该现象与L(di/dt)噪声叠加会引发严重电压波动，导致时序延迟或数据异常。 - 解耦电容（Decap）： 在电源引脚附近布置解耦单元，使其充当局部能量存储器。当出现瞬时电流需求时，通过从邻近的解耦电容而非远端电源焊盘获取电荷，从而缓解动态IR压降。
4. 元器件布局
布局是指将综合后网表中的逻辑门分配到平面布局定义的物理空间内具体坐标(x, y)的过程。其目标不仅是简单放置单元，更需在优化时序、 功耗、面积，同时确保后续布线阶段可实现状态。
4.1 布局机制：由粗到细
现代布局引擎采用多阶段优化技术处理数百万个单元。
- 全局布局（粗略布局）：
- 将单元视为仅具有数学意义的点而非实体对象。
- 解析布局：采用二次或非线性优化技术，实现整体布线长度最小化。
- 密度惩罚/ 静电力模型：通过将单元建模为相互排斥的电荷来防止单元聚集，从而在布线长度最小化（引力）与密度均匀化之间（斥力）的平衡点。
- 最终单元虽分布于大致位置，但存在重叠且未对齐标准单元行。
- Legalization：
- 基于全局布局结果，将所有单元移动至实际可制造的位置。li>
- 将单元精确对齐至标准单元行与布局网格（对齐），消除重叠。此阶段核心在于最小化位移，以保留前阶段优化成果。
- 精细布局：
- 合法化后执行微调。通过相邻单元间的交换或空隙移动，缩短局部导线长度并改善引脚可达性。
- 4.2 拥塞管理与单元间距:ul>
4.2 拥塞管理与单元填充
当特定区域的引脚密度过高时，会在布线阶段因走线资源不足引发拥塞，这成为DRC违规 (短路/开路)的主要成因。
- 单元填充（膨胀）：在预计发生拥塞的复杂单元周围设置虚拟填充区。 通过确保物理距离，为布线提供可通过的孔隙率。
- 拥塞图：通过全局布线预测模型，以热力图形式分析芯片整体拥塞状况，并应用单元分散技术将热点区域的单元分散开来。通过Cell Spreading技术分散热点区域的单元。
5. 时钟树综合(CTS)：时域同步
时钟树综合（CTS）是将时钟信号同时且无损地传递至芯片内部大量顺序元件（触发器）的过程。时钟网络占芯片总功耗的30~40%，其质量是决定芯片性能的关键要素。
5.1 CTS关键指标
CTS的目标在于精确控制以下指标：
- 延迟：时钟源到达触发器的绝对时间。延迟越长，越易受片上变化（OCV）影响导致时序不确定性增加，因此需尽可能缩短。
- 偏移（Skew）：时钟源到达较早的触发器与较晚到达触发器之间的时间差，即各接收引脚（Sink pin）的延迟差异。 全局偏移原则上应为0偏移，但近年来更常采用通过调节相邻寄存器间的局部偏移来确保建立/保持裕量的有效偏移技术。
5.2 时钟拓扑结构
从传统树形结构到高性能计算所需的网格结构，存在多种时钟拓扑方案。
6. 布线：连接数十亿个点的迷宫探索
布线是将布局好的单元引脚在遵守设计规则(DRC)的前提下，实际连接成金属线路的步骤。该过程本质上是具有NP-难数学复杂度的迷宫探索(Maze Routing)问题的延续。
6.1 走线阶段：从路径到几何图形
走线过程分阶段进行，以控制设计复杂度。
- 全局布线：
- 将整个芯片划分为GCell（全局单元）区域进行管理。
- 在指定具体走线之前，为实现引脚间连接，需探索必须经过的GCell路径。
- 核心目标是管理拥塞。通过比较各GCell边界的布线容量与实际布线需求，生成绕行路径以分散拥塞。
- 走线分配：
- 基于全局布线结果，将各网络分配至特定金属层的具体走线。
- 优先布置直线布线，最大限度减少Via的使用，提高Routing Efficiency。
- Detailed Routing (Nano Routing)：
- 在分配的Track内生成实际物理Shape。
- 为实现Pin Access而创建精细的Jog，生成Via，并检查和修正数千条DRC（间距、宽度、封装等）规则的合规性。
6.2 信号完整性(SI)与串扰
随着工艺微缩，布线厚度与宽度比例增大，相邻布线间的耦合电容导致串扰现象加剧。现象加剧。
- 串扰延迟：当干扰源与受害布线反向切换时，耦合效应会延长信号传递时间，导致建立时间违规。反之，同向切换时，则会因耦合效应延长信号传递时间，同样引发建立时间违规。strong>时，因耦合效应导致信号传递时间延长，引发建立时间违规。反之，若同向切换则传递速度加快，成为保持时间违规的诱因。
- 串扰噪声 (毛刺)：当受害者线路处于静止状态时，施加者的切换会诱导出非预期电压尖峰（毛刺）。这可能导致逻辑值反转，引发功能性错误。
- 缓解技术：可通过确保间距、在布线间插入屏蔽线、 或通过调节驱动单元的驱动强度等方法进行缓解。
6.3 天线效应与 制造问题
制造过程中，在等离子蚀刻阶段，长金属布线会像天线一样起作用，收集电荷。 当累积电荷向相连晶体管的栅氧化层放电时，可能导致器件永久损坏。
- 天线比率： 通过限制布线面积与栅极面积之比进行管控。
- 解决方案：
- 跳线插入：在布线中途插入改变层的跳线，物理隔断布线长度。
- 天线二极管：在栅极附近插入反向二极管，将累积电荷安全地释放至衬底。
实际流程中，Place后需执行Place_opt，Route后需执行Route_opt，以此类推，opt操作贯穿整个流程。
7.芯片精修
P&R (Place and Route)流程的最终阶段——芯片精加工，旨在提升物理完成度，确保设计好的芯片能够实际进入Fabrication阶段。
若前阶段Routing完成的是'功能性连接'， 芯片精加工则更侧重于DFM（可制造性设计），旨在预防工艺缺陷并提升良率。
7.1. 填充单元插入（间隙单元）
标准单元布局完成后，单元间会产生空隙区域。
若放任这些空隙，将导致基板电位特性发生变化，此类问题称为密度问题。 为使特性均匀，需填充无逻辑功能、仅具物理作用的"填充单元"。
7.2. 金属填充（虚拟金属）
半导体工艺中存在CMP（化学机械抛光）工序，用于平整晶圆表面。 此时若芯片整体金属密度不均匀，会导致局部过度研磨或研磨不足的现象（凹陷/侵蚀）。
- 操作： 在空闲区域填充与电路功能无关的'Dummy Metal'金属片，使金属密度(Density)均匀分布。
- 效果： 确保芯片平整度，防止布线不良及断线。
3. 天线效应修复
在工艺中的等离子蚀刻阶段，长金属布线会像天线一样聚集电荷。当这些积聚的电荷向相连的栅氧化层放电时，可能会导致栅极损坏。
- 解决方案：
- 二极管插入：在栅极附近插入二极管，将累积电荷导出至衬底。
- 金属跳线（跳跃）： 将长布线暂时跳接到上层金属层，在制造工艺顺序中物理断开电荷积累的路径。
4. 过孔优化（冗余过孔插入）
连接布线层的过孔是工艺中电阻增高或断裂概率（开路缺陷）最高的薄弱环节。
- 操作：在空间允许的情况下，将单孔过孔（Single Via）替换为双孔过孔（Double Via）或更多孔位。
- 效果：即使单个过孔出现故障，其余过孔仍能维持连接，从而大幅提升芯片良率与可靠性。
5. 最终验证准备 (Final Verification Preparation)
完成此阶段后，即可将数据以GDSII（或OASIS）格式导出（Stream Out），为进入物理验证阶段（Physical Verification）做好准备。
- DRC (设计规则检查)： 工艺规则合规性验证
- LVS (布局与原理图比对)： 布局与原理图一致性验证
芯片精修虽不改变设计的'功能'，却是确保芯片'成功诞生而非夭折'的关键环节。
结论：P&R， 尖端工程的综合集大成
综上所述，VLSI物理设计是从划分到芯片完成的有机且高度复杂的工程流程。将逻辑设计（网表）转化为物理实体（GDSII）的过程并非简单转换，而是需要同时满足物理约束（IR降压、电磁、天线效应）、电气约束（时序、SI、串扰）以及制造工艺约束（DRC、DFM）的综合解决方案。
尤其在FinFET工艺中，这更是一场探索满足所有约束条件的最佳解的旅程。
、SI、串扰），以及制造工艺约束（DRC、DFM）的三重挑战中寻求最优解的探索之旅。尤其随着FinFET与GAA等新一代工艺的引入，为P&R工程师提出了量子化单元高度、RDR、 自加热效应等全新维度的挑战。因此现代P&R绝不能仅依赖EDA工具的自动化功能，工程师对各阶段基础算法原理与物理现象的深刻洞察力至关重要。
唯有将读懂数据流的布局规划能力、保障电源完整性的PDN设计能力、 以及数十皮秒级时序匹配的ECO能力——唯有这三者的协同运作，方能确保成功芯片的诞生。/ VLSI布局优化算法， Jucemar Monteiro, Synopsys / Lakshman, Kuruva & Shaik, Dr. Fahimuddin & Gunjan, Vinit & Singh, Ninni & Kumar, Gautam & Rajasaheb, Mahammad Shafi. (2022). 用于降低VLSI电路物理设计中布局阶段布线拥塞的周长度量技术. Complexity. 2022. 10.1155/2022/8658770. / https://vlsiuniverse.blogspot.com/2013/06/routing-connecting-dots-within-chip.html / https://semiconwiki.com/why-do-we-use-dummy-fill-in-the-layout-design/ / 蔡家俊等. “天线违规规避/修复技术在X时钟布线中的应用." 2010年第十一届国际优质电子设计研讨会(ISQED) (2010): 508-514页。