1. 引言：互连主导时代的到来
现代半导体工程的发展史，本质上是持续推进器件微缩与集成度提升的历史。正如摩尔定律所预言，晶体管集成度约每18至24个月便实现翻倍增长，这极大地推动了信息处理能力的飞跃性提升。
然而这种几何级缩放为电路设计师带来了全新挑战，其中最根本且决定性的转变在于：制约电路性能的核心因素已从存储器与晶体管本身，转向了存储器与互连系统。，其中最根本且决定性的转变在于：制约电路性能的主要因素已从存储器和晶体管本身，转向了存储器与互连网络。 （互连技术的发展速度最为缓慢。）
在过去以微米级工艺技术为主流的时代，集成电路的运行速度主要由晶体管的栅极延迟决定。当时金属层仅被视为连接元件的理想导体（相对延迟较小），金属层产生的电阻和电容成分在整体延迟时间中所占比例微乎其微，可以忽略不计。
设计者们通过专注于晶体管性能优化，即可预测并提升整个芯片的性能。
*D_NET *1 0.5 // 网ID *1，总电容0.5pF
*CONN *I *2:Y I // *2实例的Y引脚（输入）*I *3:A O // *3实例的A引脚 (输出) *CAP 1 *2:Y *4:GND 0.2 // 引脚与地间电容 2 *3:A *4:GND 0.3 *RES 1 *2:Y *3:A 5.0 // 引脚间电阻 5.0欧姆 *END
然而当工艺技术跨越深亚微米（DSM）领域迈入纳米时代后，局面急转直下。随着晶体管沟道长度缩短及驱动能力提升，栅极延迟持续降低，而连接器件的金属线宽与间距却缩减至纳米级。
金属层具有厚度越大电阻值越低的特性。随着工艺缩放持续推进，金属层变薄导致电阻增大，而金属间间距缩小则使噪声问题日益严重。
由此导致金属单位长度上的RC值急剧上升，最终使信号通过金属传输所需的时间——互连延迟——成为整个电路性能的瓶颈，由此开启了"互连主导时代"。
2. 纳米级寄生元件的物理考量
寄生提取（PEX）技术的理解需以掌握纳米级互连结构与介质间产生的物理现象为前提。
因为宏观世界的欧姆定律和平行板电容器模型在受量子效应和微观结构效应支配的领域会产生严重误差。
2.1 电阻：物理极限与 缩放效应
互连的电阻随其越薄越长而增大。材料特性至关重要。
为降低材料特性影响，行业已将铝（Al）路线转换为具有较低电阻率的铜（Cu）路线。Cu兼具卓越导电性与Al的低电阻率特性。 (Al)转向具有较低电阻率的铜(Cu)路线。铜凭借卓越的导电性和电迁移(EM)耐受性成为行业标准，但当线宽缩减至数十纳米时，便遭遇了名为'尺寸效应'的物理壁垒。
(注：银的导电性优于铜，但价格极其昂贵。)
- 电子散射机制：常温下Cu电子的平均自由程约为39~40纳米。 当金属宽度接近或小于该数值时，电子在移动过程中与表面或晶界碰撞的频率将急剧增加。
- 主导因素：基于玻尔兹曼输运方程的分析表明，最主要的电阻增大因素是晶界散射。
- 金属微细化会限制Cu晶粒尺寸，从而提高晶界密度。其次是表面粗糙度散射，它会加速电阻上升曲线。
- 屏障金属与衬底：需采用钽(Ta)或氮化钽(TaN)等高电阻材料包裹金属层，以阻隔Cu原子的扩散。 (Ta)或钽氮化物(TaN)等高电阻材料包裹金属层。
- 即使金属宽度缩减，阻挡层厚度仍需维持在特定水平，导致铜体积分数急剧下降，有效电阻随之暴增。
- 集肤效应：在GHz频段高频工作时，电流向导体表面聚集的现象。这会降低有效截面积，导致交流电阻增大，仅凭直流电阻模型无法精确预测信号完整性 (SI)进行准确预测。
此外，如下方图示所示，各Layer的金属层厚度存在差异。
最底层为金属1（1层），最上层为M5（5层），其中5层最厚（电阻最小）。
2.2 电容：多维复杂性
过去金属线宽较宽时，板电容 (面积电容)占主导地位，但如今金属的纵横比已超过1.0，主导成分已转变为侧壁电容(耦合电容)。
2.3 电感：高速建模的必要性
与过去仅需RC模型即可满足的频率带宽不同，当时钟频率达到GHz级，且上升时间缩短至数十ps量级时，片上电感建模也变得不可或缺。
3. 寄生参数提取方法论
寄生参数提取引擎在精度与速度这两个相互冲突的目标之间存在多种解决方案。主要分为基于规则方法和场求解器方法两大类。
3.2 电场求解器提取法
电场求解器通过数值分析技术直接模拟麦克斯韦方程组中的物理现象，从而计算寄生元件参数。
这意味着相较于基于规则的提取（通过查找表计算），场解算器的计算更为复杂且精确。
其核心引擎主要采用有限元法（FEM）、边界元法（BEM）或随机游走算法。
新思科技的StarRC属于规则型，而QuickCap则属于场求解器。
- 机制：将三维空间划分为细微的网格，计算各点处的电位与电场，从而推导出电荷 (Q)。最终通过Q=CV关系式精确计算电容。
- 优点：即使面对复杂几何结构，也能提供'黄金标准'级精度。
- 缺点： 计算成本极高且运行时长较慢。因此全面应用场求解器进行全芯片提取是极耗时耗力的计算任务。
3.3 混合提取策略：平衡吞吐量与精度
现代提取工具采用融合基于规则的 (基于表格)模式与Field Solver模式的优势。这种混合架构旨在同时满足先进制程节点所需的精度要求与大规模设计的吞吐量需求。
- 选择性应用：
- BEOL（后端工艺线）：在多数常规金属层段应用高速基于规则引擎，缩短整体TAT周期。
- MOL（中段工艺线）： 针对FinFET结构复杂且寄生参数主导的MOL区域、Via密度较高的区域，或设计者指定的关键网络，自动调用3D场解算引擎。
- 确定性与统计性： 在与POCV库联动的最新Signoff流程中，通过混合提取获得的精确网间耦合信息，已成为决定SI感知STA可靠性的核心输入参数。
3.4 数据简化技术：TICER算法
提取的RLC网络可能包含数百万甚至数千万个节点，若直接输入至仿真工具，分析时间将呈几何级增长。因此必须采用在不损害精度的前提下简化电路网络的(Reduction)技术至关重要。
最广泛应用的技术之一——TICER（时常均衡化简化）算法，以RC时常为基准合并或删除节点。 通过在给定频率范围内保留电路响应特性并剔除非关键节点，该算法可显著提升仿真速度并缩减数据规模。这在涉及大量寄生元件的电力网分析或时钟树分析中尤为关键。
4. 工业标准格式SPEF的结构与应用
寄生参数提取的结果需在EDA工具生态系统中实现无缝共享。
为此，由IEEE 1481标准制定的SPEF（标准寄生参数交换格式）已成为事实上的行业标准。SPEF基于ASCII文本，以分层方式描述网表结构与寄生参数值。
但模拟或混合电路设计师更常使用SPF（便于人工修改）， 而采用新思科技最新设计方法论的用户则更倾向于使用GPD格式。
尽管存在SPEF、DSPF、SPICE、SPF等多样化格式，唯独SPEF是IEEE标准。其通用性最高，多数工具均通过SPEF进行验证。（正因如此，使用DSPF或SPF等格式时... 隐约能察觉工具缺陷。EDA厂商也常回应："SPEF是标准格式，请优先使用。其他格式仅提供有限支持。"）
4.1 SPEF文件的详细结构
SPEF文件主要分为Header（头部）、Name Map（名称映射）、Ports（端口）以及Parasitic Description（寄生参数描述）四个部分。
- Header：定义SPEF版本、设计名称、生成工具信息，以及R、C、L、T等单位。 单位定义对后续工具正确解析数值至关重要。
- 名称映射：为缩小文件体积，将长网络名称或实例名称映射为短整数索引（如
*1、*2）。 这有助于提高解析速度。 - 寄生元件定义（D_NET 与 R_NET）：
- R_NET（简化网络）： 从驱动引脚视角观察负载，采用简化 Pi 模型（C-R-C）等形式表示。 用于逻辑仿真或粗略时序检查，文件体积较小。
D_NET（分布式网络）： 以详细的RC树或网格形式表现金属层的物理结构。 为金属的每个段定义电阻和电容，可实现最精确的延迟时间计算。代码片段
*D_NET *1 0.5 // 网ID *1，总电容0.5pF
*CONN *I *2:Y I // *2实例的Y引脚（输入）*I *3:A O // *3实例的A引脚 (输出) *CAP 1 *2:Y *4:GND 0.2 // 引脚与地间电容 2 *3:A *4:GND 0.3 *RES 1 *2:Y *3:A 5.0 // 引脚间电阻 5.0欧姆 *END
5.边角分析
半导体制造工艺存在微小波动性，芯片运行的电压与温度环境同样具有可变性。因此仅通过单一条件提取无法保证芯片的可靠性。 为解决此问题，需通过组合不同工艺与工作环境进行"边角分析"。
5.1 寄生角点的定义与应用
寄生角点通过组合金属物理特性（宽度、厚度）与介质特性（介电常数、厚度）的波动范围来定义。
- Cbest (Cmin): 金属间电容达到最小值的条件。
- 介质厚度最大、金属宽度最小、金属间距最宽的情况。电容值越小信号传输速度越快，因此主要用于验证因信号过快到达导致数据覆盖的Hold time错误。
- Cworst (Cmax): 金属间电容达到最大值的条件。即介质厚度最小、金属宽度最大、间距最小的状态。此为最小电阻状态，信号延迟增加，故用于验证建立时间。
- RCbest / RCworst: 以电阻(R)与电容(C)的乘积RC时常数为基准定义。 在微细工艺的长金属线（Long Interconnect）中，电阻成分对延迟时间影响显著。
- 因此相较于单纯大电容的情况，当R与C适度增大使RC乘积达到最大值的
RCworst条件，在建立时间分析中可能成为最悲观(Pessimistic)情境。反之，RCbest则成为保持时间分析的最坏条件。 - 然而实际晶圆厂的RC值与上图并不完全一致。因此进行静态时序分析时，最终签核阶段需对所有角进行验证。
- 因此相较于单纯大电容的情况，当R与C适度增大使RC乘积达到最大值的
5.2 并行多角点提取的创新
过去需针对每个角点（如典型角点、Cbest角点、 Cworst、RCbest、RCworst）分别执行独立提取作业。这种方式不仅需要大量磁盘空间，还耗时漫长，效率低下。最新提取工具则提供"多角点提取"功能，可在单次处理过程中同步计算所有必要角点的寄生参数。
该技术对具有大量角点的3D集成电路、高带宽内存设计具有显著助益。
结论： 寄生提取技术的未来展望
寄生提取技术已超越单纯的验证辅助手段，成为决定尖端半导体芯片性能与良率的核心设计工艺。随着迈向3纳米及更先进纳米时代的进程，寄生提取技术预计将朝着以下方向演进。
首先是器件与金属边界崩解的集成建模。 在超越FinFET的下一代器件结构（如GAA（Gate-All-Around）及CFET（Complementary FET））中，晶体管内部寄生元件与外部金属寄生元件的相互作用将显著增强。由此，器件建模（SPICE模型）与PEX之间原本清晰的界限将逐渐模糊，亟需建立涵盖两大领域的统一提取方法论。
其次是统计寄生提取技术的普及。随着工艺边际趋近于零，仅依赖最坏/最佳情况假设的边界建模，将难以避免过度设计或防止良率损失。 将工艺波动性转化为概率分布的统计提取技术将日益精进并实现标准化。
第三，AI/ML技术的融合应用。为在维持3D场解算器高精度前提下实现速度突破，当前正积极开展利用机器学习模型预测复杂图案寄生成分的研究。 这项技术有望成为改变下一代EDA工具格局的变革力量。
综上所述，要突破物理极限并延续摩尔定律，不仅需要材料与工艺的创新，更必须实现对隐形寄生成分的精准识别与控制——这正是提取技术革新的核心所在。
