RTL2GDS：物理验证、PV、ERC、LVS、DRC 半导体物理验证

1.Tapeout范式转变与物理验证的演进

数十年来，半导体集成电路设计始终在与日益增长的复杂性抗争。从最初仅含数十个晶体管的集成电路，如今已进化为采用7nm、5nm、3nm及更小纳米级工艺的巨型系统——单颗芯片 上集成数百亿个晶体管的庞大系统。

作为RTL到GDS流程的最终关卡，在Tapeout前实施的物理验证是给工程师带来最大心理与 技术压力。任何细微的设计规则违规或布局与原理图不符，都可能导致价值数亿韩元的掩模光罩损失，并引发致命的硅片重流工序，导致错失市场时机。

因此现代物理验证工程师需具备超越基础EDA工具操作能力的综合素养，必须融合半导体器件物理学、光刻工艺光学特性、 CMP（化学机械抛光）工艺的机械动力学，以及电路理论等跨领域知识。

2. 数据完整性与验证的基础：PDK与签核标准

2.1 签核定义与代工厂合同

在半导体设计流程中，"签核"指设计数据送交代工厂开始制造前，正式确认其满足所有技术与质量条件以确保可制造性和功能可靠性的程序。物理验证签核与时序签核共同构成决定芯片成败的核心签核体系。

物理验证成功完成后，设计数据将通过Stream-out流程转换为GDS（图形数据系统） 或OASIS（开放式图稿系统交换标准）格式进行转换，通过Stream-out流程交付给代工厂。（近期主要采用OASIS格式）

此时物理验证的成果相当于一张保证支票，证明设计者完全遵循了代工厂提供的"光刻合同"——设计规则手册（DRM）。代工厂将基于此数据制作光罩若因未经验证的违规导致良率下降，责任将完全归咎于设计方，因此签核标准成为不可妥协的绝对基准线。

2.2 PDK：物理验证的宪法

物理验证的所有标准均定义于代工厂提供的工艺设计套件（PDK）中。PDK并非简单的文件集合，而是将代工厂工艺能力与限制数据化的核心资产。 PDK内包含用于验证检查的规则库（Runset），其由执行DRC、LVS、ERC等检测的代码构成。

PDK包含基本器件库、符号库以及 以及P-Cell（参数化单元）信息。从验证角度来看，最重要的文件是规则库（Rule deck）和运行集文件（Run set File）。这些文件根据所用EDA工具（如Calibre、Pegasus、IC Validator等）的语法编写，并会根据代工厂PDK版本进行更新。

工程师必须在项目初期确认PDK版本，并严格执行验证流程：确保最新Design Rule Manual(DRM)变更已完整集成至当前使用的规则库。尤其在尖端工艺阶段，由于工艺成熟度较低导致规则变更频繁，必须持续追踪管理晶圆厂的最新规则补丁直至流片前夕。

2.3 布局数据格式的演变：从GDSII到OASIS

传统上，布局数据采用GDS格式存储，随后演变为GDSII格式。由于半导体设计数据体量庞大，当时存储介质是体积巨大的磁带， 将数据从无晶圆厂发送至代工厂的过程称为"Tape-out"。代工厂通过MDP流程处理这些数据后，最终应用于光刻工艺。

然而随着芯片复杂度的提升，GDSII文件的体积已从数十GB暴增至TB级别。这成为导致数据传输时间延长及EDA工具加载延迟的主要因素。

为此，业界正转向新一代格式OASIS（开放式图稿系统交换标准）。OASIS相较GDSII提供10至50倍以上的压缩率，并支持64位精度，可高效呈现超微工艺的复杂图形。

物理验证工程师可视为负责此环节直至最终阶段。在流片前制作OASIS文件的这一环节，工作至此告一段落。

在GDSII与OASIS格式转换过程中，还需警惕数据丢失或网格对齐错误的风险。 这将引发重大事故。

尤其在将IP供应商提供的黑盒数据或硬宏与顶层设计合并时，常因层映射不一致导致错误。这可能在验证阶段引发错误的层间检测，或导致本应存在的图形消失，构成致命事故，因此必须严格执行数据管理协议。

3. 设计规则检查（DRC）：确保制造可行性的几何一致性

设计规则检查（DRC）是物理验证最基础的环节，通过全数检查布局中所有几何图形是否满足代工厂规定的物理约束条件。本质上这是对"该设计能否实现物理制造？"的问题，同时反映光刻工艺的极限与蚀刻工艺的特性。

半导体电路的绘制方式如下： 即在掩模上绘制电路图，再通过光线将图案刻录至晶圆的工艺。

问题在于：设计工程师期望采用2nm、1nm工艺，但工艺工程师能制造的光线厚度远大于此，且难以实现精确刻画。

3.1 DRC基本机制与布尔运算

传统DRC针对布局的每个图层(Layer)执行一维距离测量与二维面积计算。此类检测通过图层间的布尔运算（如AND、OR、NOT、XOR等）生成衍生图层（Derived Layer），再对其进行测量。

• 宽度检查旨在防止因图案过细导致工艺过程中断裂的开路缺陷，或 或电阻值超出容差范围导致电气性能下降。
• 间距检查规定了相邻图案间的最小间距，防止光刻过程中因光散射导致图案粘连的短路缺陷。
• 包覆检查检查金属层包裹过孔的余量空间，防止过孔或接触点超出上下金属垫区域导致连接故障。

3.2 先进节点DRC：FinFET与RDR

在20nm及以下工艺节点， 尤其是FinFET技术应用后，DRC规则已超越简单几何约束，演变为极为严苛复杂的RDR（受限设计规则）。这源于制造比光波长（193nm）更微小图案的物理极限。

3.2.1 多重曝光与着色冲突

使用193nm波长的ArF浸没式光刻设备，通过单次曝光形成10nm以下的特征尺寸在物理上已不可行。 为突破此限制，业界引入了双重成像(DPT)或多重成像(MPT)技术。该技术通过将单一层级（如金属层1）分割为两个以上掩模，（分解）后依次曝光，从而缩小间距的技术。

• 问题概览：我们使用的笔（光源：ArF，193nm）笔触过粗，而需要绘制的线条（图案）却细至10nm级。
• 现象：若线条间距过近，因光线衍射导致两条线重叠（分辨率极限）。
• 解决方案：由于单次无法完成绘制，可采用两次（DPT）或多次（MPT）分层绘制。

解决方案：着色双重图案化

• 定义：将单一层通过两个掩模（掩模A、掩模B）进行分割的工艺。
• 比喻：用"红色笔"画一次，再用"蓝色笔"画第二次。
• 规则：间距较窄的图案必须用不同颜色绘制。

注意事项： 奇数环

• 情境：假设三个图案呈三角形相邻排列。
  1. 1号图案：红色
  2. 2号图案：（因与1号相邻）蓝色
  3. 3号图案：（同时靠近1号和2号）→ 无法着色！
• 结果：此现象称为奇数环路违背。数学上即"2-可着色性"不可实现的状态。
• 解决方案：设计工程师需修改布局，拉开图案间距或切断环路。 否则需采用三重图案化等方案，但如前所述，光罩制造成本高昂，且TP工艺成本极其昂贵。

着色方法论：LELE与SADP

• LELE（光刻-蚀刻-光刻-蚀刻）： 使用两次掩模，进行两次烧制的方式。
  • 缺点： 两次掩模之间的对准必须完全吻合。
• SADP（自对准双重曝光）：仅使用一次掩模，通过在芯轴周围竖立间隔柱形成图案。
  • 优点：物理筑墙方式，无对准误差（自对准）。
  • 特点：需采用复杂算法判断"结构是否可筑墙"，而非简单的基于距离的DRC。

3.2.2 FinFET/GAA 特定规则：网格、量化

FinFET 器件与传统的平面晶体管不同，具有三维结构，其通道宽度不是连续值，而是根据鳍片数量进行量化。这虽限制了设计灵活性，却要求严格的规则性。

Fin Grid要求所有鳍片必须精确放置在预定义的网格上。DRC工具会严格检测鳍片偏离指定网格的Off-grid状态。p>

此外，FinFET工艺中必须执行切割掩模工艺：先形成长段多晶硅栅或金属布线，再切除多余部分。切割掩模的位置精度、切割间端到端间距，以及切割对周边图案的影响均会严重影响良率，因此相关验证极为严苛。 尤其在Middle-Of-Line(MOL)层的复杂连接结构中，常成为引发大量DRC违规的主因。

3.3 天线效应

• 成因： 等离子刻蚀工艺过程中， 电离的电荷在金属层上堆积。
• 现象：金属层如同天线般聚集电荷，当电荷无处可去时，会穿透栅氧化层（福勒-诺德海姆隧道效应）。
• 结果： 导致晶体管永久损坏或阈值电压（Vth）波动。

3.3.1 天线比计算 (Calculation)

半导体设计工具(DRC)会监控天线比是否超过基准值。

• 基本公式： 天线比 = 总金属面积 / 栅氧化层面积
• 累积检查： 工艺层自下而上堆叠。因此需累加从金属层1至当前工艺层所有连接金属/过孔的面积。
• 侧壁面积：随着工艺微缩，布线变薄变高。此时不仅顶面，侧面（厚度）引入的电荷量亦不可忽视，需纳入计算。

3.3.3 解决方案

工程师优先考虑采用跳线方案，将二极管（天线单元）作为最终手段。

① 跳线插入（金属跳线）

• 原理：将长布线在中间截断，暂时提升至上层后再降回原位。
• 为何有效？ 工艺自下而上推进。在刻蚀下层时，跳线使连接栅极的布线长度物理上保持较短。待下层保护层形成后，整体布线才进行连接。
• 优点：这是对电源问题影响最小的解决方案。

② 二极管插入法

• 原理：在栅极附近配置二极管，形成引导电荷向衬底泄漏的避雷针。
• 优点： 当布线复杂且没有空间放置跳线时，可简单解决问题。
• 缺点： 会产生漏电流。

3.4 密度检测与平坦化算法

• CMP（化学机械抛光）： 通过化学溶液与机械抛光垫研磨晶圆表面以实现平坦化的工艺。

刘佳、胡连军、刘玉玲、朱天天、王子燕、潘国锋. (2021). 2-羟基膦乙酸对过氧化氢碱性浆液中Cu/Co/TEOS去除速率选择性的影响。ECS固态科学与技术期刊。10.10.1149/2162-8777/ac3444。

问题点：金属（硬质）密集区域与绝缘体（软质）区域的蚀刻速率存在差异。

• 凹陷现象：软质区域会局部形成更深的凹陷。
• 侵蚀现象： 硬质区域会带动周边区域同步磨损。

结果： 表面凹凸不平会导致后续堆叠层对焦失准（景深失效），金属厚度变化引发电阻值偏离预期。

3.4.1 密度检测方法论：滑动窗口法

计算机无法一次性检测整个芯片，因此采用'窗口(Window)' 逐段进行检测。

• 窗口与步长： 例如以1厘米步长横向移动1米宽的检测窗口。
• 密度范围： 应用"该窗口内金属面积占比需在20%至80%之间"的规则。
• 梯度检查：与相邻单元格对比，确认密度值是否存在突变。

3.4.2. 解决方案：虚拟填充

通过强制在低密度空隙中填充虚拟金属来平衡密度。

具体方法包含简单填充、智能填充等多种方案。以简单填充为例，其原理是在空隙中以棋盘格模式放置矩形虚拟填充单元。核心要点在于 "所有坐标处的单元格需保持相同特性"，因此必须维持密度，并在空隙处插入填充物。

4. 布局与原理图比对(LVS)：设计意图与物理实现的一致性

若DRC验证可制造性，则布局与原理图比对(LVS)验证设计者的意图是否被物理上精确实现。 即通过RTL综合与P&R生成的布局数据库（GDS/OASIS）与原始原理图（Schematic）进行电气等效性比对的过程。

4.1 LVS核心算法：找不同（图同构）

LVS验证本质上是解决数学中的图同构问题，即比较两个图是否在结构上完全相同。该工具主要分为两个阶段：

• 提取：工具扫描布局中绘制的复杂图形，识别"这是晶体管，那是导线"的阶段。例如， 当Poly层与Active层重叠时，会被识别为MOSFET；当Metal层与Via重叠时，则会被整合为单一电气通路"Net"。通过此过程，图形数据被转换为电气信息"布局网表"。
• 比较：将设计者绘制的原理图(Schematic)与刚提取的布局(Layout)分别转化为图模型。元件成为 节点(Node)，布线则转化为边(Edge)。LVS引擎通过拓扑学方法对比这两张图的连接形态是否完全一致。

4.2 简单连接之外：参数对照

图的连通性匹配并非终点。 LVS如同严苛的建筑监理，不仅要确认"房间与客厅是否相连" "门宽是否与设计图完全吻合"也都要核查。

• 器件参数：晶体管的W(宽度), L(长度)、电阻值、电容大小等参数，必须在容差范围内与原理图数值及布局物理尺寸相符。
• 乘法器与指状结构：验证原理图中设定为m=2的元件在布局中是否实际绘制为两个独立单元，或是否合并为单个大型元件。
• 初始对应性： 由于无法随机比对数万个元件，LVS工具会以文本（标签/引脚）名称或特定元件的独特连接结构作为'锚点'启动比对。因此端口文本的准确输入至关重要。

4.3 主要LVS错误类型

1) 短路（Short）

"最常见却最致命的错误"

指两条不同信号线在布局中发生物理接触的情况。

• 症状：原理图中分离的Net A与Net B在布局中出现连接。
• 原因： 可能因走线空间不足导致金属层轻微重叠，或因过孔定位错误所致。
• 特征： 短路发生时会彻底破坏图结构，因此单个短路可能引发数百个虚假错误。 必须优先排查短路问题。

2) 开路故障

"本应连通却断开的线路"

本应由单一Net连接的区间出现断开的情况。

• 症状：原理图中应为单一Net A，但在布局中被分割为Net A_1、Net A_2识别。
• 原因： 通常是长布线中途金属层断开，或层间连接的过孔缺失所致。
• 软连接警告： 当仅通过高电阻层（如N阱层、衬底层）连接而缺少金属层连接时也会触发警告。

3) 器件不匹配

结构正确但'规格'错误的情况。

• 参数不匹配： W/L尺寸差异或指状结构数量不同。
• 器件类型不匹配： 需使用nmos_lvt (低阈值)时却使用普通nmos的情况。这通常是由于工艺掩模定义错误导致器件识别失准所致。

5. ERC（电气规则检查）

若DRC检查"电路图绘制是否正确"，LVS检查"连接是否符合设计图"，那么ERC则关注"该芯片是否具备电气安全性与稳定性？"。即使连接正确，一旦通电就烧毁了，那也是徒劳的。ERC是发现半导体电气脆弱点的过程。

5.1 锁定效应：清除芯片内隐藏的定时炸弹

在半导体（CMOS）内部，存在着我们未曾预料却因结构特性不可避免产生的寄生双极晶体管（Parasitic BJT）。下图所示的电阻即为其载体。这些结构本身不会主动引发问题，但一旦遭遇静电干扰便会引爆。

平时这不会造成问题，但当外部出现大噪声或过电压时，这些元件会突然激活并相互连接（晶闸管），导致电源(VDD)与地(VSS)短路。此时将产生过电流，使芯片烧毁。这种现象称为锁定效应。

• 几何检测：规则要求"为规避风险，需在基板上密集设置'Well Tap'"。 需测量晶体管与接地孔之间的距离，若距离过远则视为违规。
• 拓扑感知检测：不仅测量距离，更评估"哪些元件更易受损？" 例如，直接连接外部引脚（I/O焊盘）的元件更易暴露于外部冲击，对吧？这类"高风险组"元件周围是否设置了更强力的防护环（Guard Ring），将进行严格检测。

5.2 ESD（静电放电）：避雷针式设计

静电（ESD）对半导体而言如同雷击。若在制造或使用过程中静电突然'啪！'地放电，芯片内部电路将瞬间熔毁。因此芯片内部设有将静电安全导入地面的保护电路（避雷针）。这些被称为Clamp cell的装置，能有效防止芯片内部电路因静电冲击而损坏。'地迸发，芯片内部电路就会熔毁。因此芯片内部设有将静电安全导入地面的保护电路（避雷针）。这些被称为钳位电路（Clamp cell）的装置，其功能是否正常运作需通过ESD测试（ERC）进行验证。

• 点对点(P2P)电阻检测： 从外部引脚到保护元件的路径必须像"高速公路"般畅通无阻。若金属布线的电阻过高（路径过窄），静电将无法及时释放，导致电流溢入内部电路，最终损坏芯片。
• CD（电流密度）检测： 检查金属层的"厚度"。当静电这种巨大电流流过时，若布线过薄，将因无法承受热量（焦耳热效应）而熔断。如同水管因水压过大而爆裂。

此外还需确认电平转换器等电源意图设计是否存在问题。

结论： 通向Tape-out的最终关卡

物理验证是半导体设计的最后防线。此阶段的失误将导致无法挽回的成本损失。工程师必须制定Tapeout检查清单进行管控。该清单除需确认DRC/LVS/ERC是否清理完毕外，还应包含IP合并状态、层映射一致性、 是否存在网格外错误、GDS/OASIS格式转换错误确认，以及所有豁免条款的审批记录。

未来物理验证将引入人工智能(AI)与机器学习(ML)技术， 通过预测高风险点（热点区域）在设计阶段预先修正，或从数万个错误中精准筛选出影响良率的"真实错误"，实现设计验证的深度优化。