RTL到GDS：静态时序分析，工程变更单。STA与ECO

1. 引言： 数字集成电路设计中的时序完整性

在现代半导体设计中，特别是涉及数十亿晶体管集成的ASIC（专用集成电路）设计流程中，RTL（寄存器传输级）代码要转化为实际硅片（GDSII）实现，不仅需要确保功能正确性，还必须满足时序、功耗、噪声等物理特性约束条件。

与通过输入向量验证电路行为的动态仿真不同，静态时序分析是通过数学与统计方法解析电路所有路径，验证在指定时钟频率下电信号能否正确传输的技术。

这是唯一能突破动态验证中仿真时间随电路规模呈指数级增长的瓶颈，并在签核阶段高效验证所有时序角的方法论。

STA验证的对象是时序路径。

时序路径的四大要素：

1. -从输入端口到序列化元件的数据输入端
2. -从序列化元件的时钟引脚到序列化元件的数据输入端
3. -从序列化元件的时钟引脚到输出端口
4. -从输入端口到输出端口

STA不分析逻辑结构。 它会验证由以上四个要素连接的所有元件。

STA通过将输入引脚的信号从低电平切换到高电平、从高电平切换到低电平，分析每种情况下的时序值。

基础STA与库特性分析采用单输入开关（SIS）技术。该方式每次仅对单一信号进行切换。

近年来，多输入开关 (MIS)方法也成为热门研究课题。这是因为MIS是实际存在的现象，当MIS发生时，输出负载的充电过程会显著加速。

1.1 STA比动态仿真更"简单"的原因

动态仿真需逐一计算所有输入向量对应的晶体管电压变化，而STA采用结构化静态方法，无需关注逻辑结构。

• 无向量化：这是最大优势。 无需考虑电路运行场景，仅需计算所有路径的最差与最佳时序即可。
• 通过逐一切换输入引脚的值，保存最差值的方式。
• 基于图的分析：将网表转换为有向无环图(DAG)，仅需计算各节点(门)与边(网络)的延迟相加即可完成。无需求解复杂的SPICE微分方程，而是基于库实现四则运算问题的转换。
• 覆盖率100%： 仿真仅验证我们输入的向量范围，而STA能一次性遍历结构中存在的所有路径。

1.2 STA为何比现实更'悲观'地得出结果？

存在"实际硅片中无法运行的向量"部分。设计者将其称为'悲观主义'。

• 虚假路径： 尽管逻辑上信号绝对不可能流经该路径，STA却未能识别并计算其时序。实际不会发生或无需验证的部分仍被STA纳入分析。

例如下图中计算D4/D的布尔值时，

D4/D = (D1/Q & D2/Q) | (D2/Q)

这意味着无论D1/Q取何值，D4/D的逻辑值都会随D2/Q的值而变化。

• - 通过 D1/D 到 D4/D 的路径实际上是不需要验证的时序路径。 然而STA会将这类时序路径也视为有效路径。
• 最坏情况角点假设： STA假设PVT角点处于最恶劣状态，即"所有器件在进行建立时间分析时，发射路径运行缓慢而捕获路径运行快速"这类极端情况。

2. 延迟建模的物理原理：库与寄生元件

STA引擎计算路径延迟时间时，除设计数据外还需两项关键物理参数：主要涉及单元延迟（Cell delay）与网络延迟（Net delay）的物理特性信息。

门电路包含在库文件（Liberty）中，互连信息则包含在寄生参数文件（SPEF、SPF、DSPF等）中。

2.1 单元延迟模型的演进：从NLDM到CCS/ECSM的演进

单元库是抽象封装门电路特性的数据库。随着工艺微缩，这种建模方式已取得飞跃性发展。

最精确的是现实世界晶圆上的实际硅片本身，其次是通过SPICE建模的特性（SPICE属于微分代数方程组，需要进行海量计算）。

将SPICE以库形式进行特性分析后，PrimeTime与 SPICE精度评估（认证）等流程均由各工艺评估团队负责执行。

NLDM（非线性延迟模型） 非线性延迟模型

主要应用于90nm及以上老旧工艺的NLDM（非线性延迟模型），采用查找表（Look-Up Table, LUT）形式，将单元延迟与输出信号的输出斜率定义为输入斜率与输出负载电容的二维函数。

NLDM作为基于电压源等效电路的模型，无需直接进行复杂的SPICE计算，仅通过查找表遍历与插值方法即可实现，因此具有简单快捷的优势。

然而在迈入65纳米以下微工艺领域后，我们发现若仅固守此方法，PrimeTime-SPICE评估结果将出现极高的误差率。p>

工程师们发现，随着金属互连电阻成分增加及晶体管米勒效应显著增强，输出波形已不再呈现简单的斜坡形态，而是出现了非线性尾部。这表明必须在现有NLDM模型中补充非线性尾部信息。

电流源模型（CCS与ECSM）

为突破上述局限，基于电流的模型应运而生。

1. CCS（复合电流源）：由新思科技主导开发的模型，将驱动器建模为随时间变化的非线性电流源。为精确反映接收器模型中的米勒效应，该模型将输入电容细分为开关前（C1）与开关后（C2）两部分进行建模，从而显著提升高阻抗网络（High-Z nets）的建模精度。(C1)与切换后(C2)进行精细建模。该方法显著提升了高阻抗网络(High-Z nets)的建模精度（称为C1CN模型）。
2. ECSM（有效电流源模型）：Cadence主导开发的模型，基于输出电压波形反向计算有效电流源进行建模。

CCS模型包含CCS、CCST、CCSN等多种变体。 正如NLDM中CCS模型的诞生，由于传统方法无法模拟新工艺特性，类似BSIM模型的各类版本仍在持续研究中。

2.2 寄生参数提取与布线延迟

完成P&R后，金属布线不再是理想导线，而是由复杂电阻与电容构成的网络。 PEX（寄生提取）工具通过布局几何形状提取R、L、C值，并将其保存为SPEF（标准寄生交换格式）文件。

3. 时序验证的数学原理与规则：建立时间与保持时间

STA的核心在于数学上证明数据信号是否在精确的时间窗口内被捕获到时钟信号。为此，需要检查两种典型的相反约束条件：建立时间和保持时间。 （此外还存在最小脉冲宽度、最小周期、毛刺噪声等若干约束条件。）

3.1 建立时间分析：最大延迟检查

建立时间违规发生于数据到达时间晚于下一个捕获时钟的上升沿时。

这是决定芯片频率的主要因素。假设发射路径（或数据路径）存在最大延迟。

3.2 保持时间分析：最小延迟检查

当数据到达时间早于捕获时钟时，会发生保持时间违规。

当前时钟沿应捕获的数据尚未捕获完毕，就被后续数据覆盖或（竞态条件），或捕获后数据未能稳定维持一定时间。保持时间分析基于最严苛条件（最小延迟）进行评估。

4.时序ECO（工程变更指令）

发生时序/电源/噪声违规时，通常采用修改物理特性不同的单元（ECO流程中称为size_cell）的方式，若单元延迟修改无效，则通过变更互连层或调整金属间距进行修正。

1) 替换为驱动强度更强的单元（如将BUF_X1单元替换为BUF_X4）：

• 提高晶体管的W/L值增大以提升Idsat电流。

2) 低阈值电压替换：

• 降低晶体管vth值以提升Idsat电流。

3) 缩短互连长度：

• 通过减少金属电容面积来降低电容值。

4) 使用较高的互连层数：

• 采用层间距离较大的层以降低电容值。

此外还采用insert_buffer、 ICG克隆等方法。

4. 工艺变异性建模与裕量消除策略

随着半导体工艺微缩，晶圆内位置差异、芯片间差异、电压降及温度变化等因素导致晶体管性能不均一现象日益显著。若不考虑这些不确定性因素，良率将急剧下降。

4.1 PVT极端工况分析

为确保芯片在所有环境条件下均能正常工作，需在工艺（Process）、电压（Voltage）、温度（Temperature）的极端组合工况（Corner）下进行仿真。

• 温度反转现象：传统工艺中温度越高，电子迁移率越低导致单元响应变慢。
• 但在65nm以下低电压工艺中，低温反而会显著提升阈值电压(vth)， 反而在低温环境（-40°C）下单元响应更迟缓。因此在设置分析时，除高温条件外必须同步验证低温角点。

4.3 CRPR（时钟路径重合悲观值消除）

当时钟树从公共源点分支后在数据路径中重新汇合（重合路径）时，存在矛盾现象：位于公共路径的缓冲器虽物理上属于同一单元，但在OCV分析中却被分别计为发射路径（延迟）与捕获路径（提前）。

消除这种非物理性悲观估计的过程即为CPPR（Common Path Pessimism Removal）或CRPR。CRPR是实现时序收敛过程中至关重要的时隙获取手段。

5. 设计约束条件(SDC)的战略性制定与解读

STA工具仅能识别电路的连接关系，无法理解设计者的意图或外部环境。因此必须通过SDC(Synopsys Design Constraints)明确描述时序要求。 错误的SDC编写将直接导致芯片误判（假阳性/假阴性）。

6.信号完整性、 串扰、噪声突变

随着工艺制程缩小至130nm以下，布线间距缩小且金属布线高度增高（高纵横比），即使物理上未连接，仍会因电磁学效应产生连接现象——即串扰。

6.1 串扰延迟差

当攻击网络发生切换时，对受害网络特性造成影响的现象称为串扰差分延迟。

• 反向切换（失相）：当攻击者上升时受害者下降，信号转换速度将变慢。
• 同向切换（合相）： 当两个信号同向移动时，信号切换速度将加快。

6.2 噪声突变与毛刺噪声

串扰延迟与上述现象的成因相似。

• 串扰延迟：分析耦合电容与干扰源对时序的影响
• 噪声突变 & 毛刺噪声：分析耦合电容与干扰源是否影响功能

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攻击者的强切换可能在静止的受害者网络中引发非预期电压尖峰毛刺。

此处针对攻击者导致的受害者物理特性变化，分析其上低电平与下高电平的面积及高度。

若毛刺幅度违反后续门电路的输入逻辑阈值规则，将导致逻辑值翻转 导致功能性故障。

• 毛刺传播特性： 产生的毛刺在通过逻辑门时可能衰减或放大。 STA工具通过分析毛刺的高度与宽度，判断其是否会传播至最终触发器的输入端并影响数据。

需注意逻辑毛刺（静态危害功能性毛刺）与毛刺噪声存在本质区别。毛刺噪声本质上与"耦合电容与干扰源"相关。

逻辑毛刺主要由路径内信号时序失衡引发，属于竞态条件导致的现象。

7.路径基于分析(PBA)与图基于分析(GBA)

EDA工具默认以GBA（图论分析）模式运行。

该模式通过选择每个单元中最恶劣的时序弧，将其传播至下一层。这种方法虽极为悲观（Pessimistic），但能显著降低硬件运算消耗。

在时序收尾阶段采用PBA(路径基于分析)技术。PBA通过实际追踪特定路径重新计算精确的过渡时间。通常对GBA中违规路径进行PBA分析后，常能改善时间裕度。

即使在GBA中违规，若PBA判定为通过，该路径仍可进行签核。

• 模拟硅片特性的SPICE仿真
• 从SPICE中提取核心信息的库文件
• 基于库文件的STA方法论。

从NLDM到电流源模型（CCS/ECSM）的演进、从OCV到POCV的统计方法论引入，以及信号完整性分析的重要性，都是为克服微工艺不确定性而诞生的工程成果。

制定签核指南并最终决定是否可进行流片，正是签核工程师的核心职责。