通过PDK掌握实际工艺微观层面的方法

通过PDK掌握实际工艺微观层面的方法
在先进制程中,工艺名称(如7nm、5nm、3nm)并不等同于实际物理尺寸。 芯片制造商更多是出于营销目的划分代际,以此向消费者强调性能提升。

事实上,近期的工艺节点名称已不再指向电路的特定尺寸,至2010年代后期,其本质已演变为单纯的代际区分标识。

换言之,"3nm工艺"名称已不再代表3纳米级结构,而是暗示"PPA水平达到3nm级别"的营销术语。

因此,若要评估是否真正属于"更精细工艺"的工艺,必须采用基于几何特性(字体尺寸、引脚尺寸等)的替代指标,而非传统纳米单位。

核心在于PPA。即便工艺水平未达微缩标准,只要具备量产能力且PPA优异,便是优质工艺。但本文仅探讨工艺微缩程度的评估方法。 不涉及PPA相关内容。
所谓工艺微缩究竟意味着什么?

本文将以器件(FEOL/BEOL)尺寸、器件间距

即以几何尺寸微缩程度作为衡量先进工艺的标准。

TSMC

台积电详解5纳米工艺台积电详细介绍了其面向移动和高性能计算应用的5纳米工艺节点。 该工艺采用业界最高密度的晶体管,具有高迁移率通道和最高密度的 SRAM 单元。WikiChip FuseDavid Schor

  • 台积电5nm工艺中,CPP(多晶栅间距)约为48nm,金属间距约为30nm。
  • 另一方面,英特尔的“7nm”工艺(intel4 Process)已知CPP为50nm,鳍片/金属间距为30nm。
英特尔4工艺技术一览
本文将介绍英特尔下一代高性能工艺技术——英特尔4。

综合这些指标,可绘制出工艺间实际微观尺寸的对比表。

例如台积电3nm(N3)工艺公布的CPP为45nm,与其他节点相比,其晶体管栅极间距和引脚间距存在显著差距。

IEDM 2022 – TSMC 3nm - Semiwiki
台积电在2022年IEDM大会上发表了两篇关于3nm工艺的论文:《实现3nm及更先进CMOS技术激进接触栅间距缩放的关键工艺特征》与《面向移动SoC及高性能计算应用的增强型能效与性能3nm CMOS FinFlex™平台技术》。 在阅读这两篇论文之前……

这意味着每当引入22nm、14nm、10nm、 7nm等术语的引入,并非所有元件或布线都均匀缩小,而是仅延续了代表该工艺整体代际更替的命名体系。

事实上,某大型代工厂的7nm工艺集成度与竞争对手的10nm相当,而该竞争对手的10nm工艺实际几何尺寸也大于10nm。

7纳米工艺 - 维基百科

当节点名称不再与物理尺寸相关时, "A公司的2纳米工艺是否真的比3纳米更精细?难道不是第二代3纳米工艺吗?"这类质疑屡见不鲜。因此即便某家代工厂宣称拥有全球首创的*纳米工艺,其实际集成度和PPA(功耗、性能、面积)表现却常逊于竞争对手。

各项指标可通过工艺技术文献或发布资料间接推测。

若获取了PDK,则需从DRC规则或技术LEF文件中提取尺寸参数。当拥有多晶硅最小宽度和最小间距时,即可计算出CPP值。

数据源与可信度优先级

  • 设计规则库: DRC规则集是直接规定各层最小间距与最小宽度的最基础资料。
    • 例如可在规则文件中查阅多晶管的最小宽度(150nm)与最小间距值。
    • 由于DRC规则是晶圆厂官方提供的设计规范,其值与实际芯片制造公差完全一致,因此成为间距计算的首要依据。
  • Magic Techfile / LEF(技术文件/库交换格式):DRC之后,techfile中明示的数值变得尤为重要。
    • PDK的技术文件包含"M1轨距=0.36μm"等数值,可据此确定各层的间距。
    • LEF文件的SITE定义包含单元网格与间距信息,可据此确认单芯片区域内金属图案的重复间距。 但LEF信息仅基于基础单元库视角,其详细程度不及DRC。
    • 通常而言,若将DRC规则视为"规则手册(rulebook)", 则techfile可理解为"工艺手册", LEF则是"标准单元设计信息"。
  • 例外处理
    • 采用多图案化工艺时,根据引脚类型会应用不同的间距。
    • 即线端可能存在针对长元件的例外处理,同属一个网络的两个图案之间也可允许间距放宽。

实际工艺微观尺寸比较流程可概括如下:

  1. 层映射(Layer Mapping):识别目标工艺中使用的关键层(如多层、引脚、金属1层等)。 在DRC规则集中查找polyfin相关规则,并将该层名称与物理功能进行映射。
  2. 关键规则识别:针对上述识别出的各层,搜索包含“width”、“spacing”、“pitch”等字样的规则名称或注释。 例如:Poly层相关规则如poly.1apoly.1b等,M1层规则如m1.1m1.2等。若为FinFET工艺,则同时检索finctr等名称。
  3. 提取尺寸:从检索到的规则中提取最小宽度(min width)和最小间距(min spacing),并转换为间距值。例如,当minwidth = 0.15μm, minspace = 0.15μm时,则CPP = 0.30μm。 此时需考虑归一化,应用多图案处理或同网格放宽规则。 必要时需精确执行单位转换(μm→nm)。
  4. 计算与制表:针对各工艺整理CPP、MMP、微间距等核心指标并制表。列出对比对象工艺(如SkyWater 130nm、三星5LPE、台积电N5、 英特尔4等)进行并列对比,即可判断实际更微细的工艺。例如若SkyWater 130nm虚拟节点计算得出CPP=300nm、M1间距=360nm等参数,则将其纳入对比表格即可。

通过此流程,配合标准化对比表准备检查清单/模板后,设计人员即可系统性评估各工艺的物理尺寸。

例如可编制"各工艺CPP/MMP/鳍片间距对照表",并额外创建核心关键词清单以便直接从DRC规则文件中查阅对应规则名称或数值,这对评估工作大有裨益。

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