japanese
RTLからGDSへの設計検証
したがって、検証エンジニアの目標は、単にバグを見つけることを超え、「バグがない」という事実を統計的かつ論理的な証拠を通じて確信させることにあります。 2. 検証方法論のパラダイム転換： DirectedからConstrained Randomへ...
Chase Na - Semiconductor Design Engineer
Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
English
How to Assess the Actual Process Micro-Level Using PDK
In advanced processes, the process name (e.g., 7nm, 5nm, 3nm) does not correspond to the actual physical dimensions. Instead, chip manufacturers use them...
russian
Как определить фактический микроуровень процесса с помощью PDK
В передовых процессах название процесса (например, 7 нм, 5 нм, 3 нм) не соответствует фактическим физическим размерам. Вместо этого производители...
chinese
通过PDK掌握实际工艺微观层面的方法
在先进制程中， 工艺名称（如7nm、5nm、3nm） 并不等同于实际物理尺寸。 芯片制造商更多是出于营销目的划分代际，以此向消费者强调性能提升。 事实上，近期的工艺节点名称已不再指向电路的 特定尺寸 ，至2010年代后期，其本质已演变为单纯的代际区分标识。...
japanese
PDKで実際の工程の微細レベルを把握する方法
先端プロセスでは、 プロセス名称（例：7nm、5nm、3nm） が実際の物理的寸法と一致しない。 むしろチップメーカーはマーケティング目的で世代を区別し、これにより消費者に性能向上を強調してきた。 実際、最近のプロセスノード名は回路の 特定の寸法...
korean
RTL to GDS: Design Verification
1. 서론: 설계의 의도를 수학적, 논리적으로 증명하는 엔지니어링 반도체 설계의 거대한 흐름, 즉 RTL to GDSII Flow의 관점에서 볼 때, 우리는 지난 단계에서 Verilog Coding Style과 Linting을 통해 코드의 구조적 건전성과 문법적 오류를 바로잡는...
korean
RTL to GDS: 2. RTL Lint
TL;DR: SpyGlass Lint Methodology: Static Verification의 표준 업계 표준 RTL Lint 툴인 Synopsys VC SpyGlass Lint는 정의된 Rule을 기반으로 RTL 코드를 검사합니다. 단순한 구문 검사를 넘어,...
korean
PDK로 실제 공정 미세 수준 파악하는 방법
첨단 공정에서는 공정 명칭(예: 7nm, 5nm, 3nm) 이 실제 물리적 치수와 일치하지 않는다. 오히려 칩 제조사는 마케팅 목적으로 세대를 구분하며, 이를 통해 소비자에게 성능 향상을 부각시켜 왔다. 실제로 최근 공정 노드 이름은 회로의 어떠한 특정 치수 를 가리키지...
English
RTL to GDS: 1. RTL Design, Verilog coding style
Part 1: The Beginning of Implementation (Front-end Bridge) Foreword: The First Gateway Before RTL Code Becomes Silicon In modern semiconductor design,...
russian
RTL в GDS: 1. Дизайн RTL, стиль кодирования Verilog
Часть 1: Начало реализации (Front-end Bridge) Предисловие: первый шлюз перед превращением кода RTL в кремний В современном проектировании полупроводников,...
chinese
RTL到GDS：1. RTL设计，Verilog编码风格
第一部：实施的起点（前端桥接） 前言：RTL代码化为硅片前的第一道关卡 在现代半导体设计领域，尤其是集成数十亿个晶体管的SoC（系统级芯片）设计过程中，"RTL编码"仅仅是漫长征程的起点。本科或硕士阶段初次接触Verilog HDL时，最常见的误解莫过于认为"只要测试台模拟中波形符合预期，设计就完成了"。...
japanese
RTLからGDSへ:1. RTL設計、Verilogコーディングスタイル
第1部: Implementationの始まり (Front-end Bridge) 序文: RTLコードがシリコンになるまでの、最初の関門 現代の半導体設計、特に数十億個のトランジスタが集積されるSoC(System on...