VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: RTL이 silicon이 되기 전에 OS를 부팅하고 driver를 디버깅해야 하는 시대. Emulation과 FPGA Prototyping 팀은 Veloce·Palladium·ZeBu·HAPS 위에서 pre-silicon SW bringup을 책임지는 역할입니다. 이 글은 한국 반도체 회사에서 이 팀이 실제로 무엇을 하는지, 연봉과 이직 시장 가치는 어떤지 정리합니다.
1. 한 줄로 말하면
Emulation / FPGA Prototyping 팀은 silicon이 도착하기 수 개월 ~ 1년 전에, 거대한 hardware emulator나 FPGA board 위에 RTL을 올려서 OS·firmware·driver를 미리 깨워보는 팀입니다. 칩이 만들어지는 흐름에서 RTL design과 SW 사이에 끼어 있는 "pre-silicon system validation" 레이어를 담당하고, 요즘 SoC/AI 칩 일정에서는 사실상 SW bringup 일정을 결정짓는 critical path 위에 있는 팀이기도 합니다.
2. 회사 안에서의 자리
한국 회사에서는 보통 SoC 설계본부 산하의 Verification 그룹 안에 있거나, 그보다 한 단계 떨어진 "System Validation" / "Platform" / "Pre-Silicon Lab" 형태의 별도 조직으로 분리되어 있습니다. 삼성 시스템LSI는 SoC개발팀 하위에 emulation/prototyping 파트가 있고, SK하이닉스는 controller·HBM 검증 흐름의 일부로 운영하며, Telechips·LX세미콘 같은 중견 팹리스는 SoC팀 안에 1~2명 또는 한 자릿수 인원이 emulation을 겸하는 형태가 많습니다. Rebellions·FuriosaAI 같은 AI 팹리스는 회사 규모 대비 emulation을 무겁게 운영하는 편인데, AI 칩은 RTL이 다 마무리되기 전에 compiler·kernel team에 "실제 cycle-accurate한 무언가"를 빨리 줘야 하기 때문입니다.
일상 협업은 RTL design팀, DV(Design Verification)팀, SoC architect, 그리고 SW(BSP, kernel, driver) 팀이 사방에서 들어옵니다. 외국 회사(Intel, Nvidia, Qualcomm, AMD, MediaTek)는 emulation infra가 별도 본부급으로 굴러가고, capacity planning만 전담하는 PM이 따로 있을 정도로 규모가 다릅니다. EDA vendor(Synopsys, Cadence, Siemens EDA) 한국 지사에는 이 팀과 매일 통화하는 AE(Application Engineer)가 있고, 한국에서 emulation 경력을 쌓은 뒤 vendor AE로 이직하는 경로도 꽤 흔합니다.
3. 진짜 하루/일주일
아침 9시쯤 출근하면 가장 먼저 하는 일은 어젯밤 돌린 emulation/FPGA 작업의 결과 확인입니다. Veloce나 Palladium은 라이선스가 비싸기 때문에 야간/주말에 큰 회귀(regression)를 돌리는 게 보통이고, 출근하자마자 "몇 시에 hang 났는지, dump가 정상적으로 떨어졌는지, waveform을 어디까지 봐야 하는지"부터 점검합니다. 9시 30분~10시에는 daily standup이 한 번 있고, 여기에 RTL 설계자, DV, SW BSP 엔지니어가 다 들어와서 "어제 driver bringup이 어디서 막혔다, 그건 RTL 버그 같다, 우리가 다음 build에 fix 넣겠다" 같은 핑퐁이 일어납니다.
오전은 보통 디버그 타임입니다. Verdi나 Indago로 waveform을 까고, ILA(FPGA의 경우)나 emulator의 force/probe 기능으로 신호를 찍어보고, SW 쪽 log와 RTL 쪽 trace를 시간 축으로 맞추는 작업이 끝없이 반복됩니다. 이 시간 축 매칭이 emulation 엔지니어의 존재 이유 중 절반쯤 되는데, RTL 사람도 SW 사람도 혼자서는 못 보는 그림이기 때문입니다.
점심 후에는 build/compile 작업이 많습니다. 큰 SoC RTL을 emulator에 올리는 build는 짧으면 4시간, 길면 12시간씩 걸리고, 메모리 모델·PHY 모델·SerDes BFM을 갈아끼우거나 partition 재배치하는 작업이 자주 일어납니다. FPGA prototyping 쪽이라면 HAPS의 partition 결과 보고 timing 안 맞는 path를 수동으로 잡아주는 시간이 끝없이 들어갑니다. 동시에 SW 팀에서 "오늘 새 kernel image를 emulator에 올려달라"는 요청이 들어오면 image 갱신·DDR preload·UART log 수집 자동화를 돌립니다.
오후 늦게는 다음 milestone을 위한 인프라 작업이 들어갑니다. test scenario 자동화(Python/Tcl), JTAG/UART 로깅 파이프라인, host PC와 emulator 사이 transactor 코드(SCE-MI, DPI-C 기반) 작성·디버그 같은 일들. 주 단위로 보면 월·화는 대부분 디버그, 수·목은 인프라/회귀, 금요일은 주간 보고와 다음 주 capacity 분배 회의로 흘러갑니다. tapeout 6개월~3개월 전 구간은 이 일정이 그대로지만, tapeout 직전 4~6주는 SW bringup이 폭발해서 야근·주말 출근이 일상이 됩니다. 반대로 silicon이 lab에 도착해 post-silicon 검증으로 무게중심이 넘어간 뒤 한두 달은 비교적 한가해서 다음 칩의 platform 설계나 인프라 정리에 시간을 쓸 수 있습니다.
4. 핵심 기술 스택
- 언어/포맷: Verilog, SystemVerilog, C/C++ (transactor와 BFM), Python, Tcl, Bash, 가끔 Perl. UVM은 풀로 쓰기보단 일부 구성요소만 가져다 씁니다.
- EDA / 플랫폼: Siemens Veloce, Cadence Palladium·Protium, Synopsys ZeBu·HAPS, Xilinx/AMD Versal·Virtex Ultrascale+, 그리고 vendor의 컴파일/파티션 툴(Veloce VirtuaLAB, Protium FPGA compile, ZeBu Server 등). 디버그는 Verdi, Indago, Vivado ILA.
- 방법론: hybrid emulation(QEMU/SystemC fast model + RTL), virtualizer co-simulation, transactor 기반 외부 인터페이스(PCIe·USB·Ethernet·DDR), partition·multi-FPGA mapping, ICE(In-Circuit Emulation) 모드, save/restore checkpoint, scan-based debug.
- 인접 도메인 지식: ARM·RISC-V CPU 부팅 시퀀스, Linux/Android boot flow, AMBA(AXI/AHB/APB), DDR/HBM controller 동작, PCIe LTSSM, low-power UPF, clock/reset 구조, 기본적인 STA 감각.
Verilog/SystemVerilog는 design팀만큼 깊이 쓰진 않지만 RTL을 빠르게 읽고 수정 패치를 제안할 수 있는 수준은 필수입니다. Python·Tcl은 정말 매일 쓰는데, build 스크립트·로그 파싱·자동화 파이프라인이 사람 손으로 굴러가지 않기 때문입니다. 인접 도메인 지식이 "있으면 좋고"가 아니라 합격선인 것이 이 팀의 특징인데, RTL 한쪽과 SW 한쪽을 동시에 의심할 수 있어야 디버그가 끝나기 때문입니다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차: 첫 1년은 거의 다 인프라 사용법을 배우는 데 씁니다. emulator 한 대를 어떻게 예약하고 컴파일을 어떻게 돌리며 결과 로그를 어디서 보는지, partition이 왜 깨지는지, transactor가 뭐고 BFM이 뭔지 같은 것들. 본인이 owned한 결과물은 거의 없고, 시니어가 짜둔 회귀 환경에 새 testcase를 추가하거나 nightly 결과를 분류하는 정도의 일을 합니다. 이 시기에 "내가 RTL 사람이 될지 SW 사람이 될지" 정체성 혼란이 가장 큰데, 정답은 둘 다 아니고 "system 사람"이 되어야 한다는 사실을 받아들이는 게 1년차 통과 조건에 가깝습니다.
3년차: 이쯤 되면 한 IP 또는 한 sub-system의 emulation/prototyping을 본인이 owned하기 시작합니다. 예: "이번 SoC의 PCIe Gen5 controller bringup은 내가 책임진다", "DDR5 PHY transactor는 내가 처음부터 짠다". 첫 진짜 owned deliverable이 나오는 시기이고, RTL 설계자·SW driver 엔지니어와 직접 1:1로 협상하면서 일정과 디버그 우선순위를 정하게 됩니다. 동시에 신입 한 명을 사수로 데리고 인프라 일부를 인계하는 경험도 시작됩니다.
5년차: 5년차에는 "emulation/prototyping을 하나의 platform으로 설계할 수 있는 사람"이 되어야 합니다. 다음 칩 프로젝트의 emulation 전략 — Veloce를 쓸지 Palladium을 쓸지, 어디까지 hybrid로 fast model을 쓸지, FPGA prototype은 따로 만들지, partition 전략은 어떻게 할지 — 을 architect와 함께 그릴 수 있어야 시니어 트랙이 보입니다. 그렇지 못하면 "emulator 잘 돌리는 사람"으로 정체되기 쉽고, 이 팀이 가장 흔하게 겪는 함정입니다. 5년차에서 시니어로 못 넘어간 인력의 상당수가 EDA vendor AE, SW BSP 팀, 또는 post-silicon validation으로 옆으로 빠집니다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 이 팀을 가장 무겁게 운영하는 곳은 삼성 시스템LSI(Exynos·자동차 SoC), 삼성 파운드리(고객 칩 검증 지원), SK하이닉스(controller·HBM·CXL), 그리고 LG전자 SIC센터입니다. 팹리스 쪽에서는 Telechips, LX세미콘, 넥스트칩이 SoC 규모상 emulation을 운영하고, AI 팹리스인 Rebellions, FuriosaAI, Mobilint, DeepX는 회사 사이즈 대비 무거운 emulation 인프라를 굴리는 편입니다. EDA vendor 한국 지사 — Synopsys 코리아, Cadence 코리아, Siemens EDA 코리아 — 도 emulation/prototyping AE 자리를 항상 열어두는데, 현직자 입장에서 보면 사실상 같은 인력 풀이 vendor↔customer 사이를 도는 구조입니다.
강한 곳은 삼성 LSI(스케일과 다양한 IP), 하이닉스(메모리/CXL 도메인), 그리고 글로벌 IDM·팹리스의 한국 R&D(MediaTek 코리아, Qualcomm 코리아, ARM 코리아 일부 포지션)입니다. 약한 곳은 중견 팹리스인데, capacity가 작아 한 사람이 너무 많은 IP를 떠안게 되어 깊이가 잘 안 나오는 구조입니다. 글로벌 옵션은 미국·대만 양쪽 다 열려 있고, 특히 Nvidia·AMD·Apple·Intel은 emulation 엔지니어를 상시 채용합니다. 한국에서 5년 정도 ZeBu/Palladium 한 라인을 깊게 다뤄본 경력은 미국 H1B/L1 시장에서 충분히 경쟁력 있는 카드이고, 대만 TSMC·MediaTek·Mediatek US 라인도 비슷합니다.
7. 연봉 가이드 (2026년 기준 한국)
아래 범위는 잡플래닛·링크드인 공개 데이터, 한국 EDA 커뮤니티에서 수집된 비공식 정보, 그리고 현직자 인터뷰를 종합한 추정치입니다. 회사 등급(IDM 대기업 / 중견 팹리스 / AI 팹리스 / 외국계 / EDA vendor)에 따라 차이가 큽니다.
- 신입 (학사): 약 ₩5,000만 ~ ₩6,500만 (대기업 기준, 사이닝/성과급 포함)
- 신입 (석사): 약 ₩6,000만 ~ ₩7,800만
- 3-5년차: 약 ₩8,000만 ~ ₩1억2,000만 (AI 팹리스/외국계는 +스톡옵션)
- 시니어 (8년+): 약 ₩1억3,000만 ~ ₩2억+ (스톡옵션/RSU 별도)
외국계 옵션이 붙으면 그림이 달라집니다. 미국 본사 offer로 동급 포지션을 받을 경우 base만 USD 160k~210k 수준(약 ₩2.2억~₩2.9억, 환율 ₩1,400 추정)에 RSU가 붙는 구조라 한국 IDM 대비 1.5~2배가 흔합니다. 다만 생활비 차이를 빼면 실수령 격차는 그보단 작습니다. EDA vendor AE로 가면 base는 동급 또는 약간 높지만 출장과 고객 응대 부담이 생깁니다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자공학·전기공학·컴퓨터공학이 주류이고, 물리학과·시스템반도체 융합 전공도 받습니다. 학사보다 석사가 유리한 정도가 다른 팀(예: analog, DTCO)에 비해 덜한 편인데, 이유는 이 팀의 핵심 역량 중 상당수가 학교에서 잘 안 가르치는 "인프라·디버그·시스템 감각"이라 학위보다 실전 경험의 가중치가 크기 때문입니다. 그래서 학사로 들어와서 빠르게 성장하는 케이스도 흔합니다. 박사는 굳이 권하지 않습니다 — 박사 주제로 emulation 자체를 다루기 애매하고, RTL 검증 방법론 박사를 받았다면 차라리 DV 또는 formal 쪽이 맞습니다.
학부 수업 중 가장 도움 되는 것은 디지털논리설계, 컴퓨터구조, 운영체제, 그리고 임베디드 시스템 또는 SoC 설계 실습입니다. 한국 학교 중에서는 KAIST·서울대·POSTECH·연세대·고려대·한양대의 SoC/시스템반도체 트랙이 강하지만, 결국 합격을 가르는 건 "본인이 만들어본 무언가"입니다. 인턴십(삼성·하이닉스·EDA vendor)은 weight가 매우 크고, 학회 발표(DAC, ITC, DATE)는 plus지만 필수는 아닙니다. 오픈소스 기여(아래 추천 프로젝트)는 한국 회사 인사 담당자에게 점점 더 잘 먹히는 카드입니다.
9. 추천 학습 경로
- 책: "Computer Architecture: A Quantitative Approach" (Hennessy & Patterson) — 시스템 감각의 베이스. "SystemVerilog for Verification" (Chris Spear) — 검증 언어 표준. "FPGA Prototyping by SystemVerilog Examples" (Pong Chu) — 입문용으로 좋음.
- 강의/MOOC: Coursera "Hardware Description Languages for FPGA Design", edX MIT 6.004, 그리고 유튜브의 ZipCPU·Nandland 채널. 한국어로는 인프런의 SystemVerilog/UVM 강의가 입문용으로 쓸만합니다.
- 핵심 논문/표준 문서: SCE-MI 표준(Accellera), AMBA AXI/CHI 스펙(ARM), PCIe Base Spec, JEDEC DDR5/HBM3 스펙, IEEE 1801 UPF. 전부 다 읽을 필요는 없고 "어디에 뭐가 있는지"만 알면 됩니다.
- 오픈소스 프로젝트: RISC-V Rocket Chip / BOOM(Chipyard 환경), OpenLane / OpenROAD, Cocotb(Python 기반 검증), LiteX(FPGA SoC 생성), Verilator(오픈 시뮬레이터). 이 중 하나라도 본인 FPGA 보드에 올려서 Linux를 부팅시켜본 경험은 이력서에서 매우 강하게 작동합니다.
- 커뮤니티: 국내에서는 VLSI Korea, 페이스북의 한국 반도체 그룹, 디시 반도체 갤러리(정보 반·소음 반). 해외는 Reddit r/FPGA, r/chipdesign, EE Stack Exchange, 그리고 Discord의 FPGA·RISC-V 서버. 학회는 ISSCC·DAC·ITC를 1차 타겟으로.
10. 한 줄 코멘트
Emulation/FPGA Prototyping 팀은 "칩이 만들어지기 전에 SW를 깨우는" 희소 역량으로 시장에서 비싸게 팔리지만, 5년차에 architect 감각을 못 키우면 "emulator 잘 돌리는 사람"으로 정체되기 쉬워서, 본인이 platform을 설계하는 사람으로 의식적으로 옮겨가야 시니어가 보이는 팀입니다.
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