VLSI Korea 팀 가이드: 반도체 회사의 각 팀이 실제로 무슨 일을 하는지, 현직자 시점으로 정리합니다. 취준생과 5년차 이내 주니어를 위한 시리즈.
핵심 답변: SoC 안에 들어가는 SRAM과 Register File을 schematic·layout·SPICE 단에서 깎아내는 팀. CPU·GPU·NPU의 PPA를 결정하는 좁고 깊은 자리이며, 한국에서는 삼성 LSI·파운드리가 대표 수요처다. 진짜 하루, 핵심 툴, 2026년 연봉 범위, 진입 경로를 정리한다.
1. 한 줄로 말하면
Memory Design 팀은 SoC 안에 박히는 on-chip SRAM과 register file을 schematic·layout·SPICE 단에서 직접 그리는 팀이다. CPU 캐시, GPU 레지스터 뱅크, NPU의 weight buffer, ISP의 line memory 어디에든 비트셀 어레이가 들어가는데, 이걸 PPA (Performance·Power·Area) 관점에서 손톱만큼 더 깎아내는 일을 한다. RTL 세계가 아니라 트랜지스터·MOM cap·메탈 스택이 일상인, 회로 설계 가운데서도 좁고 깊은 자리다.
2. 회사 안에서의 자리
한국 IDM 기준으로 보면 Memory Design은 보통 SoC 본부의 IP 부서 산하에 있다. 삼성 시스템LSI·파운드리에서는 Foundation IP 그룹 안에 SRAM compiler 팀과 custom memory 팀이 따로 있고, SK하이닉스는 사업 특성상 DRAM/NAND가 압도적이지만 컨트롤러 SoC·MCP용 embedded SRAM을 다루는 작은 팀이 별도로 존재한다. 팹리스(텔레칩스, 넥스트칩, 리벨리온, 퓨리오사AI 등)는 자체 비트셀까지 그리는 경우는 드물고, 파운드리 IP를 받아 integration·timing closure를 맡는다.
옆자리는 항상 같은 얼굴들이다. SRAM 매크로를 받아 floorplan에 꽂는 PD(Physical Design) 팀, BIST·redundancy 로직을 짜는 DFT 팀, 비트셀 변동성을 잡아주는 device·DTCO 팀, 그리고 foundry의 PDK 엔지니어. 보고는 IP 부서장 → SoC 본부장 라인이지만, 일상 협업은 PD·DFT가 압도적으로 많다. 외국계는 Synopsys·Cadence 한국 지사의 IP 부서가 SRAM compiler를 만들어 파는 입장이고, Intel/Nvidia/Qualcomm은 본사에 코어 팀이 있어서 한국 채용은 드물다. TSMC는 본인들이 비트셀 자체를 control하므로 IP 측면에서는 외부 협업 창구만 한국에 둔다.
3. 진짜 하루/일주일
오전 9시쯤 출근해서 가장 먼저 하는 일은 어젯밤 돌려놓은 SPICE/Monte Carlo regression 결과 확인이다. 6T 비트셀의 read SNM, write margin이 corner별로 어디까지 buy되는지, 5σ corner에서 fail bit가 몇 개 나오는지 본다. 결과가 깨졌으면 어디 transistor의 W/L이 잘못 들어갔는지, sense amp의 offset 분포가 왜 한쪽으로 치우쳤는지 추적해야 한다.
오전 회의는 보통 두 가지다. 하나는 IP 부서 weekly로 각 매크로의 schedule·issue 공유, 다른 하나는 PD 팀과의 sync로 floorplan 변경에 따른 abstract 업데이트 요청을 받는다. "이번 revision에서 8KB single-port를 16KB로 키워줘"라는 요청이 들어오면, 그게 단순히 컴파일러 한 번 돌리면 끝나는 일이 아니다. Bank 구조를 4-way로 바꿀지 8-way로 바꿀지에 따라 area·access time이 10% 단위로 출렁인다.
오후는 Virtuoso 안에서 산다. Schematic 수정, ADE에서 corner 시뮬레이션 셋업, layout matching 확인. Custom 매크로 담당이면 본인이 layout을 직접 그리는 경우도 있지만, 보통은 layout 엔지니어와 짝을 이뤄 schematic 의도를 layout에 반영한다. Calibre DRC/LVS는 매번 깨끗하게 통과하기 전까지 퇴근 못 한다는 농담이 있다.
일주일 단위 사이클은 프로젝트 phase에 따라 갈린다. RTL freeze 직후엔 비교적 한가하다 — 매크로 리스트 확정하고 컴파일러 regression만 돌린다. 반대로 tapeout 2~4주 전이 가장 지옥이다. PD에서 timing이 안 닫혀 "매크로 access time 50ps만 더 줄여달라"고 들어오고, foundry에서는 비트셀 access 변경을 마감일 직전에 통보한다. 이 시기엔 야근·주말 출근이 일상이고, lab에 silicon이 들어오면 또 한 번 야근 사이클이 돈다. shmoo plot 그리고 fail map 보고 redundancy로 repair되는지 확인하는 작업이다.
비-tapeout 시기엔 의외로 여유 있다. 다음 노드 (예: 4nm → 3nm GAA) 비트셀 explore, 새로운 assist 회로 컨셉 시뮬레이션, 사내 design review 슬라이드 만드는 일에 시간을 쓴다.
4. 핵심 기술 스택
- 언어/포맷: Verilog-A·SPICE netlist, Skill (Cadence 매크로), Tcl, Python, Perl. RTL은 보조 — wrapper 합성 정도만 본다.
- EDA 툴: Cadence Virtuoso (schematic·layout), Spectre/FineSim/HSPICE (SPICE), Calibre DRC/LVS/PERC, Synopsys HSIM·CustomSim, ADE Explorer/Assembler, Liberate (.lib 캐릭터라이즈).
- 방법론: Read/Write SNM, Monte Carlo·high-sigma 분석, sense amp offset 캐릭터라이즈, assist 회로 (negative bitline, read assist Vdd boost), redundancy·ECC, MBIST 통합, abstract(LEF·Liberty) 자동 생성.
- 인접 도메인 지식: foundry PDK·DRC/LVS, STA timing 개념(arc·constraint), low-power UPF, DFT(BIST, ATPG for memories), device 물리(short-channel, RDF 변동성).
Verilog/SystemVerilog는 매크로 wrapper와 BIST hookup 정도에서만 쓴다. 대신 SPICE가 진짜 모국어다. 변동성 분석을 위해서는 통계학 — 특히 Gaussian tail·importance sampling — 감각이 필요하고, 비트셀 access는 device 물리(threshold variation, NBTI, BTI aging)와 직결되므로 reliability 지식도 필수에 가깝다.
5. 1년차 → 3년차 → 5년차 성장 곡선
1년차는 거의 보조 역할이다. 시니어가 짠 testbench로 Monte Carlo 돌리고, 결과 정리하고, schematic 일부 수정하는 정도. 이 시기엔 비트셀이 왜 6T냐 8T냐 하는 기본부터, sense amp가 왜 latch-type이고 어디서 offset이 생기는지 같은 "왜"를 이해하는 게 목표다. PDK 문서를 읽는 것만으로도 시간이 다 간다. 첫 1년 안에 본인이 시뮬레이션 하나를 끝까지 closure 시켜본 경험이 있어야 정상이다.
3년차가 되면 작은 매크로 하나(예: small register file, ROM, 1-port SRAM 한 종류)를 본인이 owned해서 tapeout까지 끌고 가는 경험이 생긴다. 이게 가장 큰 분수령이다. PDK 신규 노드에서 비트셀 캐릭터라이즈를 처음부터 끝까지 해 본 경험, foundry와 직접 issue를 협의해 본 경험, silicon이 돌아왔을 때 fail map 디버깅을 주도해 본 경험이 누적되기 시작한다. 이 시점부터 학회 (ISSCC·VLSI Symposium) 논문이 슬슬 보이기 시작한다.
5년차는 갈림길이다. 시니어 엔지니어 트랙으로 가려면 본인이 한 IP 패밀리(예: 전체 single-port SRAM compiler family)를 책임지고, 다음 노드 PPA target을 본인이 정의할 수 있어야 한다. 매니저 트랙으로 빠지는 사람도 있고, 회사 안에서 PD·DFT·DTCO로 점프하는 사람도 적지 않다. 솔직히 말해서 한국 IDM의 시니어 자리는 좁다. 그래서 5년차 즈음 팹리스(리벨리온·퓨리오사·MediaTek 코리아)나 Synopsys/Cadence 코리아 IP 부서로 옮기거나, 미국 본사(Apple·Nvidia·AMD memory IP 팀) 오퍼를 받아 출국하는 경로가 현실적인 시니어 탈출구다.
6. 한국 시장에서의 평가 (이직 시장 가치)
한국에서 SRAM·register file 회로를 "제대로" 운영하는 곳은 사실 손에 꼽는다. 가장 큰 수요처는 삼성 시스템LSI와 삼성 파운드리의 Foundation IP 그룹이다. 두 곳 모두 selfdesign 비트셀을 가진 몇 안 되는 한국 조직이다. SK하이닉스 SoC 부서도 embedded SRAM을 운영하지만 규모가 작고, 본 사업(DRAM/NAND)에 비하면 뒷전이다.
팹리스 — 텔레칩스, 넥스트칩, 리벨리온, 퓨리오사AI, 사피온 — 는 비트셀 자체를 그리지는 않고 파운드리 IP를 받아 integration한다. 따라서 "compiler 결과를 PD·DFT 컨텍스트에서 다룰 줄 아는 사람"으로서의 수요는 있지만, custom 비트셀 designer 수요는 거의 없다. 외국계는 Synopsys 코리아·Cadence 코리아의 IP 사업부가 SRAM compiler 개발 인력을 채용하고, ARM 코리아는 SRAM 비중이 작다. MediaTek 코리아는 일부 modem SoC용 SRAM 작업이 있다고 알려져 있다.
이직 시장에서 Memory Design 경력의 평가는 양극화돼 있다. 좁은 도메인이라 "같은 일을 하는 회사"가 많지 않다는 뜻은, 갈 곳이 적다는 단점이자 동시에 대체 인력이 적다는 장점이다. 특히 5σ Monte Carlo·assist 회로·sub-3nm 비트셀 경험이 있는 시니어는 글로벌에서 매우 비싸게 거래된다. 미국 빅테크의 SoC 메모리 IP 팀은 한국 인재를 적극적으로 뽑는다. 다만 한국 안에서만 이직하면 옮길 수 있는 회사가 사실상 "삼성 ↔ 팹리스 ↔ Synopsys 코리아" 정도라는 점은 인정해야 한다.
7. 연봉 가이드 (2026년 기준 한국)
아래 숫자는 잡플래닛·링크드인·블라인드·현직자 인터뷰를 종합한 추정이다. 회사·고과·사이닝 보너스에 따라 폭이 크고, RSU·스톡옵션은 따로 계산해야 한다. 모두 "약" 표기로 본다.
- 신입 (학사, 삼성 LSI 기준): 약 ₩6,000만 ~ ₩6,800만
- 신입 (석사, 삼성 LSI 기준): 약 ₩7,000만 ~ ₩8,000만
- 3-5년차 (대기업): 약 ₩9,000만 ~ ₩1억 3,000만
- 3-5년차 (팹리스, 리벨리온·퓨리오사 등): 약 ₩1억 ~ ₩1억 5,000만 (스톡옵션 별도)
- 시니어 (8년+, 대기업): 약 ₩1억 4,000만 ~ ₩2억 (성과급 포함, 변동 큼)
- 시니어 (8년+, 외국계 IP 회사·미국 오퍼): 약 ₩2억 ~ ₩4억+ (RSU 포함, 환율 추정)
미국 빅테크 본사 오퍼는 기본급·RSU·사이닝까지 합치면 통상 USD 250K~400K (시니어) 수준이고, 환율 1,300원 기준 한국 환산 약 ₩3억~₩5억 선이 일반적이다. 다만 이건 미국 거주 비용을 제하기 전 숫자라는 점을 감안해야 한다.
8. 진입 장벽 / 이 팀에 가려면
전공은 전자·전기공학이 압도적이고, 일부 물리·재료 학부 출신도 본다. 학부만으로 들어오는 경우가 없는 건 아니지만, 현실적으로 이 팀은 석사 이상이 다수다. 회로 설계·반도체 소자 과목을 깊게 들었는지, MS 논문에서 SRAM·analog/mixed-signal 토픽을 다뤘는지가 채용 가중치를 크게 받는다. 박사는 ISSCC·VLSI Symposium·JSSC 논문 한 편이라도 있으면 면접 라인이 거의 보장된다.
도움 되는 수업은 명확하다 — 디지털 회로 설계, VLSI 설계, 아날로그 회로(특히 OP-amp·comparator), 반도체 소자, MOSFET 모델링, 통계 신호처리(변동성 분석에서 중요). 한국 학교 중에서는 KAIST·서울대·POSTECH·연세대·고려대 중심으로 SRAM 관련 그룹이 있고, 한양대·성균관대·UNIST에도 회로 설계 랩이 활발하다. 미국 학교(스탠퍼드·미시간·UCLA·UT Austin·Purdue·조지아텍 등)에서 PhD를 한 한국 인재를 삼성·하이닉스가 적극적으로 모셔간다.
인턴십은 거의 필수다. 삼성·하이닉스 산학장학생, 팹리스 인턴, 또는 학부 4학년 때 회로 설계 랩에서 수행한 프로젝트가 이력서에서 가장 묵직하게 작용한다. ISSCC 학생 디자인 콘테스트나 한국 VLSI/SoC 학회 학생 발표 경험은 plus다. 오픈소스 기여(예: OpenRAM patch)는 한국 IDM에선 비중이 작지만, 외국계·팹리스에선 의외로 좋게 본다.
9. 추천 학습 경로
- 책: CMOS VLSI Design (Weste & Harris) — 학부 교과서지만 비트셀·sense amp 챕터는 평생 참조한다. Digital Integrated Circuits (Rabaey, Chandrakasan) — 메모리 챕터가 가장 견실하다. VLSI Memory Chip Design (Itoh) — embedded SRAM 현직자가 책상에 두는 클래식.
- 강의/MOOC: KAIST OCW의 디지털·아날로그 회로 강의, MIT 6.012/6.374, NPTEL의 VLSI Design 시리즈. 유튜브에서는 "Razavi Electronics" 강의가 아날로그 기초로 좋다.
- 핵심 논문/표준 문서: ISSCC·VLSI Symposium·JSSC의 매년 메모리 세션 — 특히 "7nm/5nm/3nm SRAM" 키워드 논문은 거의 다 읽어보는 것이 표준이다. IEEE 1500 (embedded core test wrapper), JEDEC JESD79 (DRAM 표준; SRAM과 다르지만 인터페이스 감각용), 그리고 foundry의 SRAM bitcell application note (NDA 안에서).
- 오픈소스 프로젝트: OpenRAM (Python 기반 SRAM compiler, SkyWater 130nm PDK 지원) — 학습용으로 가장 좋다. SkyWater PDK·OpenLane — 전체 메모리 컴파일·layout flow를 끝까지 따라가 볼 수 있다. Cocotb로 BIST verification 익히는 것도 plus.
- 커뮤니티: IEEE Solid-State Circuits Society Korea Chapter, 한국반도체학술대회(KCS), 대한전자공학회 SoC 연구회. 글로벌은 ISSCC 본 행사 참석, A-SSCC, 그리고 RISC-V·OpenROAD 디스코드 일부 채널.
10. 한 줄 코멘트
Memory Design은 "트랜지스터 한 개를 0.01μm² 줄여서 칩 전체 die 면적을 5% 절약하는" 종류의 만족이 있는 좁고 깊은 자리다. 시장 가치는 글로벌에서 분명히 비싸지만 한국 안에서만 보면 갈 곳이 손에 꼽고, 5년차 이후 시니어 자리가 좁아 미국 빅테크나 팹리스로 점프하는 게 가장 현실적인 탈출구다.
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