semiconductor

TSV란? HBM과 3D 적층의 정맥, hybrid bonding 시대에도 사라지지 않는 backbone

pillar

TSV란? HBM과 3D 적층의 정맥, hybrid bonding 시대에도 사라지지 않는 backbone

HBM의 정중앙을 수직으로 관통하는 수천 개의 구리 기둥, TSV는 12단·16단 적층이 표준이 된 지금 HBM이라는 부품이 존재할 수 있는 물리적 조건입니다. hybrid bonding이 TSV를 대체한다는 표현이 자주 등장하지만, 두 기술은 같은 stack 위에서 공존합니다. 이 글은 TSV의 공정 원리, KOZ·yield 트레이드오프, 그리고 한국 메모리 산업의 구조적 우위를 분석합니다.

By Chase Na - Semiconductor Design Engineer
Metal Oxide Resist란? High-NA EUV의 stochastic defect를 깨는 차세대 photoresist의 backbone

pillar

Metal Oxide Resist란? High-NA EUV의 stochastic defect를 깨는 차세대 photoresist의 backbone

High-NA EUV 시대의 첫 병목은 장비가 아니라 photoresist다. Stochastic defect를 풀기 위해 도입되는 Metal Oxide Resist(MOR) — Inpria의 organotin cluster를 중심으로 한 차세대 EUV 레지스트의 동작 원리, RLS triangle, 양산 트레이드오프, 그리고 한국 소부장의 진입 가능성을 정리한다.

By Chase Na - Semiconductor Design Engineer
Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

pillar

Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

Row Hammer는 2014년 학계에 처음 공개된 후 10년 넘게 DRAM 미세화의 그림자를 따라다녀 왔다. DDR5 세대에서 JEDEC이 PRAC을 spec으로 끌어들이면서 다시 메인스트림 이슈로 부상했고, AI 서버처럼 메모리 utilization이 극단으로 올라가는 환경에서 셀 한 row에 가해지는 activation 스트레스를 어떻게 row 단위로 카운트하고 막을 것인가가 1c/1d 노드 양산 안전성을 좌우한다.

By Chase Na - Semiconductor Design Engineer
PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

pillar

PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

AI 서버 한 노드의 IO 병목을 다시 두 배로 풀어주는 카드가 PCIe 6.0이다. 처음으로 NRZ에서 PAM-4로 modulation을 바꾸고, 가변 TLP 대신 256B FLIT을 도입하며, FEC까지 얹는다. CXL 3.0이 그대로 위에 올라가기 때문에 메모리 풀링의 실용화는 PCIe 6.0의 보급 속도와 정확히 묶여있다. 한국 SSD·메모리 회사가 어디서 영향을 받고, retimer 같은 신호 인프라는 왜 비어있는지 본다.

By Chase Na - Semiconductor Design Engineer
VLSI Korea Free forever · No paywall · Weekly semiconductor insights from practicing engineers
MY VLSI

내 읽기 보관함

저장한 글과 읽던 글을 한곳에서 이어보세요.