Chase Na - Semiconductor Design Engineer

Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.

South Korea
Chase Na - Semiconductor Design Engineer
Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

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Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

Row Hammer는 2014년 학계에 처음 공개된 후 10년 넘게 DRAM 미세화의 그림자를 따라다녀 왔다. DDR5 세대에서 JEDEC이 PRAC을 spec으로 끌어들이면서 다시 메인스트림 이슈로 부상했고, AI 서버처럼 메모리 utilization이 극단으로 올라가는 환경에서 셀 한 row에 가해지는 activation 스트레스를 어떻게 row 단위로 카운트하고 막을 것인가가 1c/1d 노드 양산 안전성을 좌우한다.

By Chase Na - Semiconductor Design Engineer
PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

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PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

AI 서버 한 노드의 IO 병목을 다시 두 배로 풀어주는 카드가 PCIe 6.0이다. 처음으로 NRZ에서 PAM-4로 modulation을 바꾸고, 가변 TLP 대신 256B FLIT을 도입하며, FEC까지 얹는다. CXL 3.0이 그대로 위에 올라가기 때문에 메모리 풀링의 실용화는 PCIe 6.0의 보급 속도와 정확히 묶여있다. 한국 SSD·메모리 회사가 어디서 영향을 받고, retimer 같은 신호 인프라는 왜 비어있는지 본다.

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3D NAND String Stacking이란? 채널홀 종횡비의 한계를 deck 분할로 뚫는 layer 경쟁의 backbone

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3D NAND String Stacking이란? 채널홀 종횡비의 한계를 deck 분할로 뚫는 layer 경쟁의 backbone

200층 시대를 넘어 300·400층으로 향하는 3D NAND, 그 핵심에는 채널홀 식각의 종횡비 한계를 deck 분할로 우회하는 string stacking 기술이 있다. Samsung·SK hynix·Kioxia·YMTC가 어떤 구조로 layer 경쟁을 이어가고 있는지, 그리고 한국 진영의 강점과 약점을 정리한다.

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임베디드 MRAM의 현실 — 28nm 이하 eFlash 대체는 어디까지 왔나

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임베디드 MRAM의 현실 — 28nm 이하 eFlash 대체는 어디까지 왔나

22nm 이하에서 TSMC가 eFlash 로드맵을 사실상 정리한 이후, 임베디드 비휘발성 메모리의 자리는 eMRAM이 빠르게 채워가고 있다. 자동차 MCU와 IoT SoC가 온칩 코드 저장을 요구하면서 MTJ·STT 스위칭 기술의 산업적 의미가 다시 부각되는 시점이다. TSMC·Samsung·GF·Everspin의 양산 현황과 SOT-MRAM, 자동차 Grade-0 인증 흐름까지 정리한다.

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