chinese - VLSI Korea (Page 3)

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RTL到GDS：设计验证

1. 引言：以数学与逻辑方式验证设计意图的工程实践从半导体设计的宏大流程——即RTL到GDSII流程的视角来看，我们已在前阶段通过Verilog编码规范与代码检查，完成了代码结构健壮性与语法错误的修正工作。此刻，我们将迈入设计核心领域——设计验证，这也是投入最多时间与资源的关键阶段。验证并非单纯确认RTL代码"是否运行"的测试过程。它旨在证明设计者预期的架构规范是否已准确转化为RTL实现体，并确保后续逻辑综合等环节不会出现逻辑问题。在现代SoC（系统级芯片）设计中，验证阶段的投入甚至超过RTL设计阶段。这是因为芯片制造后发现的硅缺陷（Silicon Bug）修复成本，往往是RTL阶段修正成本的数千倍。因此验证不仅是至关重要的环节，更存在大量就业机会。因此验证工程师的目标不仅是发现缺陷，而是通过统计和逻辑指标来确信"不存在缺陷"。 2. 验证方法论的范式转变：从定向测试到约束随机测试数十年前，当验证对象还是数百个门级设计时，工程师通过逐个编码可预见场景的定向测试方式占据主流。但在具备VLSI级复杂度的现代设计中，仅依赖人类预测能力几乎是不可能的。这一局

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通过PDK掌握实际工艺微观层面的方法

在先进制程中，工艺名称（如7nm、5nm、3nm）并不等同于实际物理尺寸。芯片制造商更多是出于营销目的划分代际，以此向消费者强调性能提升。事实上，近期的工艺节点名称已不再指向电路的特定尺寸，至2010年代后期，其本质已演变为单纯的代际区分标识。换言之，"3nm工艺"名称已不再代表3纳米级结构，而是暗示"PPA水平达到3nm级别"的营销术语。因此，若要评估是否真正属于"更精细工艺"的工艺，必须采用基于几何特性（字体尺寸、引脚尺寸等）的替代指标，而非传统纳米单位。核心在于PPA。即便工艺水平未达微缩标准，只要具备量产能力且PPA优异，便是优质工艺。但本文仅探讨工艺微缩程度的评估方法。不涉及PPA相关内容。所谓工艺微缩究竟意味着什么？本文将以器件（FEOL/BEOL）尺寸、器件间距即以几何尺寸微缩程度作为衡量先进工艺的标准。台积电详解5纳米工艺台积电详细介绍了其面向移动和高性能计算应用的5纳米工艺节点。该工艺采用业界最高密度的晶体管，具有高迁移率通道和最高密度的 SRAM

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RTL到GDS：1. RTL设计，Verilog编码风格

第一部：实施的起点（前端桥接）前言：RTL代码化为硅片前的第一道关卡在现代半导体设计领域，尤其是集成数十亿个晶体管的SoC（系统级芯片）设计过程中，"RTL编码"仅仅是漫长征程的起点。本科或硕士阶段初次接触Verilog HDL时，最常见的误解莫过于认为"只要测试台模拟中波形符合预期，设计就完成了"。然而仿真环境是存在物理约束的理想逻辑世界。初学数字工程、接触Verilog硬件描述语言的大学生们常会自忖："我已经掌握芯片设计了！"然而当他们进入研究生院进行Tape out时，便会深陷半导体领域的深渊。实际半导体中会集成大量如下所示的电路：这类电路被大量采用，要在实际生产的半导体上制造出电子流动运作的芯片，必须克服时序、功耗、噪声、面积及工艺变异等严苛的物理现实。本文《实现的起点（前端桥接）》将探讨RTL代码输入综合工具前后的关键阶段。 Verilog编码规范：代码是否可合成？设计流程的首要关卡是学习Verilog编码规范。半导体设计极其复杂，芯片制造耗资超过10,000,000美元，且制造完成后无法修改。因此"

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半导体设计工程师年薪排名

硅谷帝国的新秩序与工程师的价值截至2025年，全球经济与技术霸权的核心是半导体。曾经被称为"工业之米"的半导体，如今已升级为"工业之脑"，更是国家安全的核心资产。人工智能革命从根本上改变了数据中心的架构，而自动驾驶与边缘计算的普及，将硅芯片设计的难度与重要性提升至前所未有的高度。全球市值前八的企业，无一例外都是自主设计半导体的公司。在这场宏观格局的剧变中，经历最戏剧性转变的正是设计与验证该系统的'半导体设计工程师'的地位与薪酬体系。过去普遍认为，硬件工程师相较于软件工程师，不仅薪资涨幅相对保守，股票期权也较为有限。然而自2023年全面兴起的生成式人工智能（Generative AI）浪潮彻底颠覆了这一格局。英伟达市值飙升至超越国家预算规模，苹果通过自研硅芯片（Apple Silicon）完成生态闭环，谷歌、Meta、亚马逊等科技巨头纷纷投入自研芯片设计（Custom Silicon）的竞争，围绕"顶尖硬件设计师"展开的人才争夺战正以前所未有的激烈态势展开。顶尖电子工程与计算机科学专业的学生会选择哪些领域？他们的薪资水平如何？

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DFT 三月算法？棋盘式 2

5.为什么从内存结构的角度看 March 似乎很直观 5.1 如何访问 SRAM 考虑一个银行： * 使用地址总线选择特定行（字行） * 通过连接到该行的位线读取或写入单元格的值 * 每次只能确定控制 "一个地址" 因此，测试的基本单元自然是这样的。 "选择一个地址 → 执行读/写序列 → 移动到下一个地址" 这个流程本身与 March 元素的定义几乎以 1:1 的比例重叠。 5.2 如何捕获地址解码器故障？例如，在一个地址： * 解码器故障导致两行同时亮起。 * 在此地址，w1可能会导致预期单元格为 1，以及相邻行中的单元格。现在在另一个地址： * 我们预期相邻单元格为r0，但我们读取了1。如果您多次重复 r0, r1, 像三月 C-

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Semidonductor Interconnect란?Chiplet, 3D IC, UCIe

过去，"多少纳米制程、多少内核 "似乎可以描述半导体的大部分性能。如今，人们首先想到的是芯片、2.5D、3D IC 和 UCIe 等字眼。这不仅仅是因为它们是热门词汇，而是因为芯片与芯片之间的互连现在正在推动整个芯片的性能、功耗和成本，而不仅仅是芯片内部。一家初创公司击败了 Nvidia，但... 下图由 riselab 的 Amir 制作。 X 轴是年份，Y 轴是性能。黑色为系统半导体> 内存半导体> 互连器件> 性能改进斜率在电路板层面，您最终将使用这三种处理器，但无论 GPU 的速度有多快，由于其带宽较小，它们都将成为其他半导体的瓶颈。因此，对于人工智能半导体公司来说，如何获得尽可能多、内存带宽最大的 HBM

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分析 EDA 工具的定价结构。Synopsys、Cadence、SIEMENS EDA

执行摘要 * 小市场和高研发负担：EDA 行业是一个利基市场，客户群非常有限，因此软件开发的研发 (R&D) 成本极其高昂。 * 由于先进半导体设计的失败成本很高，芯片制造商需要为具有大量成功案例（黄金参考）的可靠工具支付高昂的费用，而 EDA 公司则需要花费大量资金来确保其工具的准确性和覆盖范围。 * 台积电和三星等晶圆厂在其最新工艺中只采用官方认证的 EDA 工具，Fabless 与这些工具绑定，因此很难选择替代工具。高价格的结构性原因 1. 市场规模极小、R&；D摊销、双重垄断： 1. EDA 是一个非常小的市场，其主要客户是全球的半导体设计公司。 2. 例如，EDA 行业的总收入只有几十亿美元，前三大公司（Synopsys、Cadence 和 Siemens EDA）占据了约 75% 的市场份额。 3. 半导体设计有许多不同的阶段，在每个阶段，

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DFT：March Algorithm?#Checkerboard #1

当您在从事逻辑设计工作后第一次来到 DFT 实验室时，有一点是您最困惑的。扫描、ATPG、卡顿模式、过渡模式等都很熟悉，但一到存储器方面，您就会突然谈到March 算法、MBIST、故障模型。即使是资深的 DFT 工程师有时也会对此感到困惑： "March C- 究竟涵盖了哪些故障？它有哪些缺点......" "为什么它要上下两次？" 本文的目的很简单。 * 对于那些已经熟悉 DFT/ATPG，但内存测试很尴尬的人，我想解释一下 March 算法是什么，以及它为什么按此顺序工作、 * 它与逻辑测试模式的本质区别 * 以及在实践中经常听到的棋盘模式的作用 1.逻辑测试与内存测试：为什么模式不同？" 1.1 逻辑方面：扫描 + ATPG 的世界一个典型的逻辑块是这样测试的。 ↑ (w0) : 从地址

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无闪烁时钟多路复用器？

在半导体带出之后，最令人沮丧的 bug 之一就是这个：函数仿真完美，Silicon Bring-up 大部分时间正常工作，但"有时 "表现不稳定。当我尝试在教授面前重现它时，它工作正常....。由于缺乏可重复性，调试日志也很模糊。如果你深入挖掘，往往会得出相同的结论： * "定时在某个地方被破坏了。" * 这个 "某个地方 "通常是一个全局控件，如时钟/重置。 * 具体来说，时钟到 MUX点的非常细的脉冲（故障）。时钟路径中的故障与数据故障属于不同类型的故障。另一方面，时钟故障会被触发器感知为"额外时钟边沿"，从那时起，一个异常边沿就会扭曲整个系统状态。这就是为什么经典的解决方案是无故障时钟 MUX (GFCM)。 1) 为什么常规多路复用器 (MUX) 中会出现闪烁最简单的

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电子设计自动化 (EDA) 半导体行业展望

电子设计自动化（EDA）和半导体知识产权行业因其在人工智能时代的高增长和战略重要性而备受认可。大型科技公司表现良好，但某些半导体公司仍面临挑战。这些公司曾经是世界上最好的公司，现在却在苦苦挣扎。这些公司目前正在减少运营活动和融资活动，这意味着他们不再招聘，正在减少员工，减少投资。这些公司曾经拥有世界一流的产品，在 EDA 方面花费了大量资金，但在未来几年内，他们将大幅减少支出。供应商公司正面临不确定性。 2015年9月，Synopsys和Cadence在公布季度收益后，股价在一天内下跌了-20%以上。 EDA行业已经发展壮大，但据报道，IP业务正在苦苦挣扎，主要客户正在失去合同，营业利润率也在缩小。以下是一些可能发生的情景： * Cadence正通过其 "智能系统设计 "战略进军邻近领域， * Synopsys最近收购了物理仿真软件公司Ansys，以构建从芯片设计到多物理场仿真的产品组合。 1. 英特尔在几年前还是全球领先的半导体公司。 2. 英特尔将大量 EDA/IP 业务承包给了不同的 EDA 公司（尤其是 Synopsys） 3.