korean - VLSI Korea (Page 14)

korean

[VLSI CAD] 최적해가 어려운 이유: NP-hard, heuristic, AI EDA

TL;DR * 반도체 설계의 핵심 최적화 문제들은 대부분 NP-hard / NP-Complete / PSPACE-complete라서, “최적해”를 보장하는 알고리즘은 스케일이 커지면 사실상 못 돈다. (예를들어 2가지 경우의 수가 40개만 되어도, 1조개의 경우의 수이다.) * 그래서 EDA 툴은 처음부터 끝까지 heuristic + 근사 + 반복 개선로 설계된다. 이건 “툴이 구려서”가 아니라 문제 성질 때문이다. * AI/ML은 NP-hard를

korean

Semiconductor Interconnect? Chiplet, 3D IC, UCIe

예전에는 “공정 몇 나노냐, 코어 몇 개냐”가 반도체 성능의 대부분을 설명하는 것처럼 느껴졌다. 요즘은 Chiplet, 2.5D, 3D IC, UCIe 같은 단어들이 먼저 눈에 들어온다. 이게 단순한 유행어라서 그런 건 아니다. 이제는 다이 내부가 아니라, 다이와 다이 사이를 이어주는 인터커넥트가 칩 전체의 성능과 전력, 비용을 좌우하는 수준까지 올라왔기 때문이다.

korean

인공지능 추론 컴퓨팅 인프라: NVIDIA vs Google vs Amazon Part1

최근 글로벌 인공지능 인프라 시장은 단순한 성능 경쟁을 넘어선, "어떤 회사의 하드웨어를 사용하는가? 하드웨어 독립성이 있는가?" 같은 구조적인 지각 변동을 겪고 있다. 지난 10여 년간 NVIDIA GPU가 주도해 온 범용 가속기(General-Purpose Accelerator) 시대는 거대언어모델(LLM)과 생성형 AI(Generative AI)의 폭발적인 수요 증가, 그리고 이에 따른

korean

인공지능 추론 컴퓨팅 인프라: NVIDIA vs Google vs Amazon

최근 글로벌 인공지능 인프라 시장은 단순한 성능 경쟁을 넘어선, "어떤 회사의 하드웨어를 사용하는가? 하드웨어 독립성이 있는가?" 같은 구조적인 지각 변동을 겪고 있다. 지난 10여 년간 NVIDIA GPU가 주도해 온 범용 가속기(General-Purpose Accelerator) 시대는 거대언어모델(LLM)과 생성형 AI(Generative AI)의 폭발적인 수요 증가, 그리고 이에 따른

korean

EDA Tool의 가격 구조 분석. Synopsys, Cadence, SIEMENS EDA

Executive Summary * 소수 시장과 높은 R&D 부담: EDA 산업은 고객층이 극히 제한된 틈새시장으로, 소프트웨어 개발을 위한 연구개발(R&D)에 막대한 비용이 든다. * 전세계 칩 설계 기업 수가 제한적이라, 규모의 경제를 이루기 어려우며, 그로 인해 개별 고객당 부담해야 하는 툴 비용이 높게 책정된다. * 첨단 반도체 설계에서 높은

korean

DFT March Algorithm? Checkerboard 2

5. Memory 구조 관점에서 March가 직관적으로 보이는 이유 5.1 Access 방식 SRAM 한 bank를 떠올려보면: * Address bus로 특정 row(wordline)를 선택 * 그 row에 연결된 bitline을 통해 cell의 값을 읽거나 쓴다 * 한 번에 “한 address”만 확실하게 control 가능 그래서 test의 기본 단위는 자연스럽게 이렇게 된다. “주소 하나 선택

korean

DFT: What is March Algorithm? #Checkerboard

Logic 디자인 쪽만 하다가 DFT Lab에 처음 들어오면 제일 당황하는 지점이 있다. Scan, ATPG, stuck-at pattern, transition pattern 이런 건 익숙한데, memory 쪽으로 가는 순간 갑자기 March algorithm, MBIST, fault model 이야기가 쏟아진다. 게다가 시니어 DFT 엔지니어들도 가끔 이런 걸 헷갈린다. “March C-가 정확히 어떤 fault까지 커버하지? 단점이 뭐였더라…” “왜

korean

Glitch-Free Clock MUX란?

반도체 Tape-out 후 가장 괴로운 버그 중 하나는 이런 형태다. Function simulation도 완벽, Silicon Bring-up에서도 대부분 정상, 그런데 “가끔” 비정상 동작을 한다. 교수님 앞에서 재현하려고 하면, 또 잘 동작한다.... 재현성이 낮아 디버그 로그도 희미하다. 이때 끝까지 파고들면 종종 같은 결론으로 모인다. * “어딘가에서 Timing이 깨졌다.” * 그 “어딘가”가 Clock/Reset 같은

korean

NVIDIA의 Synopsys 전략적 투자: 규모와 배경

본 내용은 투자 판단의 참고 사항이며, 투자판단의 최종 책임은 본 게시물을 열람하시는 이용자에게 있습니다. 엔비디아는 2025년 12월 1일, 세계 1위 EDA(전자설계자동화) 기업 중 하나인 시놉시스(Synopsys)에 약 $2B규모의 지분 투자를 단행했습니다. TL;DR: Synosys와 NVIDIA의 협력은 NVIDIA의 CUDA GPU 가속 컴퓨팅과 Synopsys의 EDA·공학 시뮬레이션 기술을 긴밀히 통합하여,

korean

EDA (Electronic Design Automation) 반도체 산업 전망

전자 설계 자동화(EDA) 및 반도체 IP 분야는 AI 시대를 맞아 높은 성장성과 전략적 중요성을 인정받아 왔습니다. 빅테크들은 좋은 실적과 전망을 보이고 있으나, 특정 반도체 회사들은 여전히 어려움에 직면한 상태입니다. 그 회사들은 과거에 최고 수준의 회사였고, 현재는 굉장히 어려움을 겪고 있는 회사들입니다. 현재 해당 회사들은 Operating Activities, Financing activities를 줄이고

korean

[Digital design] Latch based Static Timing Analysis

소개 Latch-based design is used in digital semiconductor design. Cell Transistor count D Latch 12~16 D Flip-Flop 18~32 Compared to Flip-Flop-based design, it offers the advantage of reduced transistor count, which impacts power and area. A key benefit of latches is timing flexibility through time borrowing. However, Flip-Flops