pillar
Row Hammer는 2014년 학계에 처음 공개된 후 10년 넘게 DRAM 미세화의 그림자를 따라다녀 왔다. DDR5 세대에서 JEDEC이 PRAC을 spec으로 끌어들이면서 다시 메인스트림 이슈로 부상했고, AI 서버처럼 메모리 utilization이 극단으로 올라가는 환경에서 셀 한 row에 가해지는 activation 스트레스를 어떻게 row 단위로 카운트하고 막을 것인가가 1c/1d 노드 양산 안전성을 좌우한다.
korean
AI 반도체 설계 분야에서 의미 있는 수익을 내는 주체를 정리하면 아래와 같다. 나머지는 이 가치사슬의 어딘가에 끼어 있거나, 끼지 못한 채 narrative와 자본으로 버티고 있다. 대부분의 AI 반도체 기업들은 영업이익을 만들지 못하고 있다. 그러나 동시에, 2026년...
korean
TL;DR — TSMC가 5/18 North America Technology Symposium에서 5.5-reticle 사이즈 CoWoS yield가 98 percent를 넘었다고 공식화. 2026년 5개 신규 fab 가동, 2028년까지 2nm 70 percent 연간 성장,...
pillar
AI 서버 한 노드의 IO 병목을 다시 두 배로 풀어주는 카드가 PCIe 6.0이다. 처음으로 NRZ에서 PAM-4로 modulation을 바꾸고, 가변 TLP 대신 256B FLIT을 도입하며, FEC까지 얹는다. CXL 3.0이 그대로 위에 올라가기 때문에 메모리 풀링의 실용화는 PCIe 6.0의 보급 속도와 정확히 묶여있다. 한국 SSD·메모리 회사가 어디서 영향을 받고, retimer 같은 신호 인프라는 왜 비어있는지 본다.
korean
TL;DR — 노무라가 5월 17일자 노트에서 SK하이닉스 목표주가를 ₩2,340,000 → ₩4,000,000, 삼성전자는 ₩340,000 → ₩590,000으로 일제히 상향. SK하이닉스 ₩4M은 국내·해외 통틀어 첫 사례이며 5월 15일 종가 대비 상승여력 약 120%. 출처...
VLSI Korea 캘린더
한국 반도체 설계 직군이 챙겨야 할 이번 주 + 향후 90일의 채용·행사·교육 일정. 삼성/하이닉스/팹리스/디자인하우스 채용 시즌 + SNUG/CadenceLIVE/Samsung Foundry Forum/ARM Tech Symposia 등.
pillar
200층 시대를 넘어 300·400층으로 향하는 3D NAND, 그 핵심에는 채널홀 식각의 종횡비 한계를 deck 분할로 우회하는 string stacking 기술이 있다. Samsung·SK hynix·Kioxia·YMTC가 어떤 구조로 layer 경쟁을 이어가고 있는지, 그리고 한국 진영의 강점과 약점을 정리한다.
korean
TL;DR — 5/14 Cerebras(CBRS)가 나스닥 상장 첫날 IPO가 $185에서 종가 +68% 폭등하며 시총 약 $95B 도달. 공모가는 최종 $185로 결정됐고 총 $5.55B를 조달, pureplay AI 칩 IPO로는 최대 규모. 출처: 2. TSMC to sel...
pillar
22nm 이하에서 TSMC가 eFlash 로드맵을 사실상 정리한 이후, 임베디드 비휘발성 메모리의 자리는 eMRAM이 빠르게 채워가고 있다. 자동차 MCU와 IoT SoC가 온칩 코드 저장을 요구하면서 MTJ·STT 스위칭 기술의 산업적 의미가 다시 부각되는 시점이다. TSMC·Samsung·GF·Everspin의 양산 현황과 SOT-MRAM, 자동차 Grade-0 인증 흐름까지 정리한다.
research
한국의 메모리 반도체 비관론은 아래 영상으로 시작된다. 내용을 요약하면, "반도체 수요 증가는 감산으로 의한 착시", "매출 증가는 단가 상승 + 환율", "사이클 종료, 중국의 추격, CAPEX 회수 압박" 위 영상을 보고 느낀점은, 통계적으로는 진짜 말이 되네? 근데 왜...
korean
TL;DR — TSMC가 5월 14-15일 annual technology symposium에서 2030년 global semiconductor market 전망을 $1 trillion에서 $1.5 trillion으로 상향. AI·HPC가 55%를 차지하는 명시적 그림. 출처:...
pillar
CMP는 1980년대부터 모든 반도체 공정의 뒤에서 wafer를 평탄화해온 backbone 공정이다. 그런데 하이브리드 본딩이 본딩면 sub-nm 평탄도를 요구하고, 3D NAND가 400층을 향해 가고, GAA·BSPDN이 새로운 CMP step을 만들어내면서 CMP는 다시 가장 어려운 step으로 떠올랐다. 슬러리·패드·장비·공정 노하우가 결합된 시스템 문제로서 CMP를 분석합니다.
