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2nm 이하에서 신호선과 전원선이 같은 BEOL 자원을 두고 충돌하는 문제는 더 이상 metal stack을 늘려 풀 수 없는 단계에 도달했습니다. BSPDN(Backside Power Delivery Network)은 웨이퍼를 뒤집어 뒷면에 전원망을 따로 형성해 IR drop·셀 밀도·동작 주파수를 동시에 개선하는 구조적 해법입니다. Intel·TSMC·Samsung이 서로 다른 일정과 구현으로 베팅하고 있는 이유를 정리합니다.
![[VLSI CAD] placement가 “진짜로” 중요한 이유와, placer들이 쓰는 3가지 전략](https://images.unsplash.com/photo-1518770660439-4636190af475?crop=entropy&cs=tinysrgb&fit=max&fm=jpg&ixid=M3wxMTc3M3wwfDF8c2VhcmNofDJ8fGhhcmR3YXJlfGVufDB8fHx8MTc3NzQ2Mzc0N3ww&ixlib=rb-4.1.0&q=80&w=600)
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TL;DR * placement는 “셀 좌표 찍기”가 아니라, router가 살아남을 수 있게 만드는 단계다. * placer의 본질은 wirelength를 어떻게 근사하고(cost function), 그걸 어떻게 줄이느냐다. * 대표적인 세 가지 접근: 1. Greedy / Random swap: 이해용, 로컬 미니멈에 쉽게 갇힘 2. Simulated Annealing(SA): 나쁜 이동도 확률적으로 허용 → 전역 탐색 가능 3. Analytical(
![[VLSI CAD] BDD vs SAT: EDA에서 Boolean function을 “표현”할 것인가, “풀” 것인가](https://images.unsplash.com/photo-1635372722656-389f87a941b7?crop=entropy&cs=tinysrgb&fit=max&fm=jpg&ixid=M3wxMTc3M3wwfDF8c2VhcmNofDF8fG1hdGh8ZW58MHx8fHwxNzc3NDYyMDY3fDA&ixlib=rb-4.1.0&q=80&w=600)
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TL;DR * BDD(특히 ROBDD) = Boolean function의 canonical representation(variable ordering이 고정되면 “딱 하나의 그래프”)을 만든다. 그래서 equivalence checking이 “root pointer 비교”로 끝나는 장점이 있다. * SAT = Boolean function을 다 표현하지 않고, “SAT/UNSAT만” 빠르게 판정하고 한 개 satisfying assignment(counterexample)을 뽑는 쪽에 최적화되어 있다. 실무에서 “그냥 풀기(
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반도체 chip의 power는 dynamic power와 leakage power(static power)로 나뉩니다. 둘의 원인과 최적화 방법이 다르며, 공정 node에 따라 비중이 변합니다. Dynamic Power란? Dynamic power는 회로가 switching할 때 소모되는 전력입니다. P = αCV²f로 표현됩니다. α는 switching activity(toggle rate), C는 capacitance, V는 전압, f는 주파수입니다. Switching power는 output node의 capacitance를
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Power gating은 사용하지 않는 logic block의 전원을 차단하여 leakage power를 제거하는 기법입니다. Power switch(header/footer)를 통해 전원을 제어하며, UPF로 power intent를 기술합니다. 자세한 원문 참고: https://anysilicon.com/power-gating/ Header Switch vs Footer Switch? Header switch는 VDD와 block 사이에 PMOS switch를 삽입합니다. Block의 virtual VDD(VVDD)를 제어합니다.
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Verilog(.v)와 SystemVerilog(.sv)는 반도체 설계에서 가장 널리 사용되는 HDL(Hardware Description Language) 파일입니다. RTL 설계부터 gate-level netlist까지, 설계 flow 전반에서 사용됩니다. 이 글에서는 두 파일의 구조, 문법, 그리고 RTL-to-GDS flow에서의 역할을 정리합니다. 참고로! RTL 설계할 때 본인의 팀이 어떤 Verilog를 사용하는지 알아야합니다. 예를들어 IEEE1491-2001 Style을 사용하는지 이런것들입니다.
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VHDL과 EDIF는 Verilog만큼 자주 접하지는 않지만, 특정 분야와 legacy design에서 여전히 사용되는 중요한 format입니다. VHDL은 항공/군사 분야에서 선호되며, EDIF는 tool 간 netlist 교환에 사용됩니다. VHDL(.vhd)의 기본 구조 VHDL은 Ada 언어에서 파생된 강타입(strongly typed) HDL입니다. Entity(인터페이스)와 Architecture(구현)로 구성됩니다. -- simple_adder.vhd library
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SDC(Synopsys Design Constraints)는 timing constraint를 기술하는 업계 표준 파일입니다. Clock 정의, IO timing, design rule 등을 TCL 문법으로 작성하며, synthesis부터 STA sign-off까지 동일한 SDC를 사용합니다. SDC의 정확성이 설계 품질을 결정합니다. 아래 책을 추천드립니다. Constraining Designs for Synthesis and Timing Analysis: A Practical Guide to Synopsys Design Constraints (SDC)
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AOCV와 POCV 파일은 On-Chip Variation을 모델링하는 derate 정보를 담습니다. Flat OCV (set_timing_derate)의 과도한 pessimism을 줄이기 위해 사용되며, sign-off STA의 정확도를 높입니다. AOCV Table(.aocvm) 파일 예제 # example_aocv.aocvm version: 1.0 # Cell AOCV table # Format: depth-based derate object_type: cell rf_type: rise delay_type: cell
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Liberty(.lib)는 standard cell의 timing, power, area 정보를 담은 라이브러리 파일입니다. Synthesis tool이 cell을 선택하고, STA tool이 delay를 계산하는 데 사용합니다. .db는 .lib의 바이너리 컴파일 버전입니다. Liberty 파일의 구조 /* example_ss_0p75v_125c.lib */ library (example_ss_0p75v_125c) { /* Library-level attributes */ technology (cmos); delay_model : table_lookup; time_unit
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SDF(Standard Delay Format)는 gate-level netlist의 cell delay와 net delay를 기술하는 파일입니다. Gate-level simulation에서 timing을 반영하기 위해 사용되며, STA tool이 생성합니다. 자세한 문법은 IEEE1497 문서를 참고하세요. 1497-2001 - IEEE Standard for Standard Delay Format (SDF) for the Electronic Design ProcessIEC 61523-3: 2004 Dual-logo document. Replaces IEEE Std 1497-2001. The
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SPEF(Standard Parasitic Exchange Format)는 layout에서 추출한 기생 R(저항)과 C(용량) 값을 담는 표준 파일입니다. STA tool이 SPEF를 읽어 net delay를 계산하며, timing 분석의 정확도를 결정하는 핵심 입력입니다. 자세한 문법은 IEEE1481을 참고하세요. SPEF 파일의 구조 *SPEF "IEEE 1481-2009" *DESIGN "top_design" *DATE "