VLSI Korea
Engineering
512GB 메모리 두 장은 128GB 여덟 장을 대신할 수 있을까
같은 용량이라도 CPU와 연결되는 채널을 비우면 데이터를 가져오는 폭이 줄어든다. 고용량 DDR5의 이득을 보려면 저장 공간, 전송 경로, 작업당 에너지를 따로 계산해야 한다.
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Engineering
Inside Meta glasses and Oura Ring: what AR1, PSoC 6 and MAX86178F actually do
Explore AR1, PSoC 6 and MAX86178F with product images and worked examples of image bandwidth, optical sensing, power and memory.
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메타 글래스와 오우라 링 안의 반도체: AR1·PSoC 6·MAX86178F는 무슨 일을 하나
메타 글래스 AR1, 오우라 링 PSoC 6와 MAX86178F의 역할을 제품 이미지, 영상 대역폭·전력·메모리 계산으로 풀어봅니다.
Engineering
Why Put the Laser Outside CPO? Heat, Optical Loss and Repair Costs
Moving the optical engine closer to compute and moving the laser outside solve different problems. Optical-loss and repair-exposure calculations reveal the trade-offs.
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CPO는 왜 레이저를 밖에 둘까: 열·광손실·교체 비용의 균형
광 엔진을 칩 가까이 놓는 것과 레이저를 밖에 두는 것은 다른 결정이다. 광손실과 고장 시 중단 범위를 계산하면 외부 광원의 이점과 대가가 보인다.
Engineering
Why High-NA EUV Needs a 12-Inch Photomask: After Resolution, the Bottleneck Is Field Size
A deep Engineering explainer on why High-NA EUV turns mask field, reticle stitching and the 12-inch photomask ecosystem into the next production bottleneck.
Engineering
High-NA EUV는 왜 12-inch photomask를 필요로 하나: 해상도 다음 병목은 field다
High-NA EUV가 0.55 NA 해상도 이후 6-inch mask half-field, reticle stitching, 12-inch photomask ecosystem을 병목으로 만나는 이유를 설명한다.
Engineering
Why AI Factories Are Moving From FLOPS to Tokens per Watt: The NVIDIA Vera Rubin DSX Bottleneck
A deep Engineering explainer on why Vera Rubin NVL72 and DSX MaxLPS move AI infrastructure bottlenecks from FLOPS to tokens per watt, power, cooling and networks.
Engineering
AI Factory는 왜 FLOPS보다 tokens per watt를 보게 됐나: NVIDIA Vera Rubin DSX의 병목
NVIDIA Vera Rubin NVL72와 DSX MaxLPS를 통해 AI factory의 병목이 FLOPS에서 tokens per watt, 전력 배분, 냉각, 네트워크로 이동하는 이유를 설명한다.
Engineering
Hold Timing Fixes in Depth: Detours, Crosstalk, Clock ECOs and the Setup Cost
A deep ASIC guide to cell, pin, route, clock and scan hold fixes, with RC, crosstalk, setup trade-offs and MCMM verification explained in original diagrams.
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Hold Timing Fix 심층 가이드: detour·crosstalk·clock ECO와 setup의 대가
셀·핀 교체부터 route detour, layer·via, crosstalk, shielding, clock ECO와 scan lockup까지. Hold 개선이 setup과 이웃 경로에 미치는 영향을 식·도해·가상 계산으로 분석한다.
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Wafer Inspection Sampling: Miss Probability and Containment Delay
Calculate finite-lot misses, spatial sampling risk, imperfect detection and containment exposure. Separate inspection coverage from outgoing defect level.