Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
korean
현대 반도체 산업은 Moore's Law가 예측한 트랜지스터 집적도의 한계를 끊임없이 돌파하며 나아가고 있습니다. 수십억 개의 트랜지스터가 손톱만한 실리콘 Die 위에 집적되는 VLSI 시대입니다. RTL 코드를 실제 제조 가능한 물리적 레이아웃인 GDS 파일로 변환하는 Physical Design, 통칭 P&R(Place and Route) 과정은 단순한 RTL code를 넣어서 GDS
English
RTL goes through a significant number of EDA tools before tape-out. Could this process ever be completely bug-free? What if a tool bug caused an extra inverter to be added? Formal Verification, specifically Logic Equivalence Checking, LEC is an essential methodology in modern ASIC design flows. Unlike simulation, LEC does
japanese
RTLがテープアウトされるまで、本当に多くのEDAツールを経ます。この過程でバグが一度も発生しないでしょうか？ ツールがバグでインバータを1つ追加してしまったらどうなるでしょうか？ 形式検証、中でも論理等価性チェック（LEC）は、現代のASIC設計フローにおいて不可欠な方法論です。 LECはシミュレーションとは異なり、テストベクトルを使用しません。 代わりに、二つの設計表現が数学的・論理的に全てのケースにおいて同一の動作を実行することを静的解析する手法である。 LECの主な目的は、設計変換プロセスにおける完全性の確認である。RTL（レジスタ転送レベル）コードがロジック合成を経てゲートレベルネットリストに変換される際、 あるいはP&Rツールがタイミング最適化のためにロジックを修正するとき、そしてDFT(Design for Testability)プロセスでスキャンチェーンが挿入される際に、元の設計者の意図(Golden Design)が変更された設計(Revised Design)においても完全に保持されていることを確認するものである。 上記の図表からわかるように、 LECは、
chinese
RTL进入流片阶段前，需要经过大量EDA工具的处理。这个过程中真的不会出现任何错误吗？如果工具因错误额外添加了一个反相器，会产生什么后果？ 形式验证，尤其是逻辑等价性检查（LEC），已成为现代ASIC设计流程中不可或缺的方法论。 与仿真不同，LEC无需测试向量。它通过静态分析方法，确保两种设计表示形式在数学逻辑层面实现全覆盖等效行为。 LEC的核心目标在于验证设计转换过程的完整性。 当RTL（寄存器传输级）代码经逻辑综合转换为门级网表时，或P&R工具为时序优化修改逻辑时，以及在DFT（可测试性设计）过程中插入扫描链时，该方法可验证原始设计者意图（黄金设计）在修改后的设计（修订设计）中是否得到完整保留。 如上图所示，LEC在多个阶段反复执行：RTL与综合网表对比、综合网表与DFT网表对比，以及最终布局网表验证等。 这相当于一道安全屏障，能即时捕捉各阶段可能出现的工具缺陷或人为操作导致的逻辑错误，从而避免高昂的重新流片成本。 2. 形式验证的数学与算法基础 要理解LEC工具"数学证明"的含义，必须探究其底层的算法原理。LEC工具主要基于二进制决策图（BDD）(BDD)与布尔
russian
Перед выпуском в производство RTL проходит множество инструментов EDA. Может ли этот процесс быть полностью свободным от ошибок? Что, если ошибка в инструменте добавила лишний инвертор? Формальная верификация, а именно проверка логической эквивалентности (LEC), является важной методологией в современном процессе проектирования ASIC. В отличие от симуляции, LEC не использует тестовые
korean
RTL이 Tape-out 될 때까지 정말 많은 EDA Tool을 거칩니다. 이 과정에 Bug가 한 번도 없을까요? Tool이 버그로 Inverter 하나를 더 추가했다면 어떻게 될까요? Formal Verification, 그중에서도 Logic Equivalence Checking, LEC은 현대 ASIC 설계 흐름에서 꼭 필요한 방법론입니다. LEC는 시뮬레이션과 달리 테스트 벡터를 사용하지 않는다. 대신, 두 가지 Design Representation이 수학적으로,
English
Semiconductor Quality Assurance and DFT's Evolution A7%84%ED%99%94">Semiconductor Quality Assurance and the Evolution of DFT In the modern semiconductor industry, particularly in System on Chip design, Design for Testability (DFT) has evolved beyond design for post-manufacturing verification. It has become a core
japanese
半導体品質保証とDFTの進化 現代の半導体産業、特にSystem on Chip設計分野におけるDesign for Testability（DFT）の-設計">半導体品質保証とDFTの進化 現代の半導体産業、特にSystem on Chip設計分野において、Design for Testability（以下DFT）は製造後検証のための設計を超え、製品全体のライフサイクルと経済性を決定づける核心的な工学分野として位置づけられています。 ムーアの法則に基づくトランジスタ集積度の指数関数的増加は必然的に製造欠陥の発生確率を高め、7nm、5nm、 3nmへと続く超微細プロセスノードでは、従来の単純なスタックアットフォールトモデルでは説明できない複雑な欠陥メカニズムが出現しています。 DFTの主な目的は大きく三つにまとめられます。 * 第一に、フォールトカバレッジの最大化による品質保証です。 自動車、航空宇宙、医療機器など、機能安全が必須の分野では、DPPM(Defective Parts Per Million)を0に近づけることが必須です。 * 二つ目はテストコストの削減で
chinese
半导体质量保证与DFT的演进 现代半导体产业，特别是系统级芯片设计领域，"为可测试性而设计"（Design for Testability, DFT）-半导体质量保证与DFT的演进 在现代半导体产业，特别是系统级芯片设计领域，可测试性设计（Design for Testability，简称DFT）已超越制造后验证的设计范畴，成为决定产品全生命周期与经济性的核心工程领域。 根据摩尔定律，晶体管集成度的指数级增长必然导致制造缺陷的发生概率上升， 在7nm、5nm、3nm等超微工艺节点中，已出现无法用传统简单"卡位故障"模型解释的复杂缺陷机制。 DFT的主要目标可归纳为三大要点： * 其一是通过最大化故障覆盖率实现质量保障。在汽车、航空航天、医疗设备等必须确保功能安全性的领域，必须将DPPM（百万分之缺陷件数）值必须控制在接近零的水平。 * 其次是降低测试成本。测试时间直接影响芯片生产单价，因此需要采用高效架构，以最少的测试模式和时间检测最大缺陷量。 * 第三是良率。strong>。这包括考虑缺陷的冗余设计方法，以及可通过开关控制避免使用缺陷核心的设计方案。（高速CPU设计
russian
Обеспечение качества полупроводников и эволюция DFT Современная полупроводниковая промышленность, особенно в области проектирования систем на кристалле, достигла значительных успехов в области проектирования с учетом тестируемости (DFT).-Обеспечение качества и эволюция DFT В современной полупроводниковой промышленности, особенно в области проектирования систем на кристалле, проектирование с учетом тестируемости (DFT) вышло за рамки
korean
반도체 품질 보증과 DFT의 진화 현대 반도체 산업, 특히 System on Chip 설계 분야에서 Design for Testability, 이하 DFT는 제조 후 검증을 위한 설계를 넘어, 전체 제품의 생명 주기와 경제성을 결정짓는 핵심 공학 분야로 자리 잡았습니다. 무어의 법칙에 따른 트랜지스터 집적도의 기하급수적 증가는 필연적으로 Manufacturing Defects의 발생 확률을 높였으며, 7nm,
English
In modern semiconductor design, particularly in the ASIC (Application Specific Integrated Circuit) design flow, Logic Synthesis is the most critical transformation process that concretizes abstract human logic (RTL or HDL) into the physical reality of silicon (Gate-level Netlist). In summary, Logic Synthesis takes RTL as input and outputs a Gate-Level