Chase Na - Semiconductor Design Engineer

Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.

South Korea
Chase Na - Semiconductor Design Engineer
High-NA EUV(0.55 NA)란? 1.4nm 시대를 여는 ASML EXE:5000의 진짜 트레이드오프

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High-NA EUV(0.55 NA)란? 1.4nm 시대를 여는 ASML EXE:5000의 진짜 트레이드오프

ASML이 한 대에 약 3억 8천만 달러를 받는 EXE:5000이 Intel 오레곤 팹에 들어간 지 2년이 지났습니다. 0.55 NA는 단순히 '더 작게 그린다'가 아니라, 광학·마스크·레지스트·필드 크기·비용 구조가 전부 한 단계 위로 넘어가는 변곡점입니다. 1.4nm 노드 진입을 결정짓는 이 도구의 실체와, 누가 언제 어떻게 쓸 것인가를 정리합니다.

By Chase Na - Semiconductor Design Engineer
CFET(Complementary FET)란? GAA 다음 트랜지스터, 1nm 시대의 핵심

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CFET(Complementary FET)란? GAA 다음 트랜지스터, 1nm 시대의 핵심

GAA 나노시트가 2nm를 떠받치고 있다면, 그 다음 노드(A14·A10·1nm)를 떠받칠 후보는 CFET(Complementary FET)다. NMOS와 PMOS를 수평이 아니라 위·아래로 쌓아 표준 셀 높이를 4T 이하로 끌어내리려는 시도. 그러나 monolithic과 sequential 두 갈래 모두에 열·콘택·EDA의 난제가 누적된다. imec·Intel·TSMC·삼성의 현재 위치, 그리고 한국 시각에서 봐야 할 watch points를 정리한다.

By Chase Na - Semiconductor Design Engineer
하이브리드 본딩(Hybrid Bonding)이란? HBM4·TSMC SoIC·3D NAND를 떠받치는 Cu-Cu 직접 접합

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하이브리드 본딩(Hybrid Bonding)이란? HBM4·TSMC SoIC·3D NAND를 떠받치는 Cu-Cu 직접 접합

HBM4 16-Hi, TSMC SoIC, 300단 이상 3D NAND. 2026년 반도체 적층 패키징의 분기점 위에 같은 기반 기술이 자리잡고 있다. 마이크로 범프를 없애고 구리(Cu)와 절연막(SiO2)을 직접 접합하는 하이브리드 본딩 — 1μm 미만 피치, 더 낮은 기생 성분, 더 짧은 열 경로를 약속하지만 공정 윈도우는 매우 좁다. 기술의 실체와 trade-off, 누가 잘 하고 있고 한국이 어디에 서 있는지 정리한다.

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BSPDN(후면 전원 공급)이란? Intel 18A·TSMC A16이 베팅한 핵심 기술

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BSPDN(후면 전원 공급)이란? Intel 18A·TSMC A16이 베팅한 핵심 기술

2nm 이하에서 신호선과 전원선이 같은 BEOL 자원을 두고 충돌하는 문제는 더 이상 metal stack을 늘려 풀 수 없는 단계에 도달했습니다. BSPDN(Backside Power Delivery Network)은 웨이퍼를 뒤집어 뒷면에 전원망을 따로 형성해 IR drop·셀 밀도·동작 주파수를 동시에 개선하는 구조적 해법입니다. Intel·TSMC·Samsung이 서로 다른 일정과 구현으로 베팅하고 있는 이유를 정리합니다.

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