chinese
RTL2GDS：物理验证、PV、ERC、LVS、DRC 半导体物理验证
1.Tapeout范式转变与物理验证的演进 数十年来，半导体集成电路设计始终在与日益增长的复杂性抗争。从最初仅含数十个晶体管的集成电路，如今已进化为采用7nm、5nm、3nm及更小纳米级工艺的巨型系统——单颗芯片 上集成数百亿个晶体管的庞大系统。...
Chase Na - Semiconductor Design Engineer
Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
russian
RTL2GDS: физическая верификация, PV, ERC, LVS, DRC Физическая верификация полупроводников
1. Сдвиг в парадигме Tapeout и эволюция физической верификации Проектирование интегральных схем полупроводников на протяжении последних нескольких...
korean
RTL2GDS: Physical Verification, PV, ERC, LVS, DRC 반도체 물리적 검증
1.Tapeout 패러다임의 전환과 물리적 검증의 진화 반도체 집적회로 설계는 지난 수십 년간 끊임없는 복잡성과의 투쟁을 이어왔습니다. 수십 개의 트랜지스터로 시작된 초기의 집적회로는 이제 7nm, 5nm, 3nm 및 그 이하의 Angstrom 단위 공정으로 진입하며, 단일...
English
RTL2GDS: Place and Route, P&R Semiconductor Physical Design
The modern semiconductor industry continues to push beyond the limits of transistor integration predicted by Moore's Law. This is the VLSI era, where...
japanese
RTL2GDS: 配置配線、P&R 半導体物理設計
現代の半導体産業は、ムーアの法則が予測したトランジスタ集積度の限界を絶えず突破しながら進んでいます。 数十億個のトランジスタが爪ほどの大きさのシリコンダイ上に集積されるVLSI時代です。 RTLコードを実際に製造可能な物理レイアウトであるGDSファイルに変換する Physical Design 、通称...
chinese
RTL2GDS：布局布线，P&R 半导体物理设计
现代半导体产业正不断突破摩尔定律所预测的晶体管集成密度极限。这是VLSI时代——数十亿个晶体管集成在指甲大小的硅晶圆上的时代。 将RTL代码转换为可实际制造的物理布局GDS文件的 物理设计 ，通称 P&R（布局布线）...
korean
RTL2GDS: Place and Route, P&R 반도체 물리적 설계
현대 반도체 산업은 Moore's Law가 예측한 트랜지스터 집적도의 한계를 끊임없이 돌파하며 나아가고 있습니다. 수십억 개의 트랜지스터가 손톱만한 실리콘 Die 위에 집적되는 VLSI 시대입니다. RTL 코드를 실제 제조 가능한 물리적 레이아웃인 GDS 파일로 변환하는 ...
English
RTL2GDS: Logical Equivalance Check, LEC
RTL goes through a significant number of EDA tools before tape-out. Could this process ever be completely bug-free? What if a tool bug caused an extra...
japanese
RTL2GDS: 論理等価性チェック、LEC
RTLがテープアウトされるまで、本当に多くのEDAツールを経ます。この過程でバグが一度も発生しないでしょうか？ ツールがバグでインバータを1つ追加してしまったらどうなるでしょうか？ 形式検証 、中でも 論理等価性チェック（LEC） は、現代のASIC設計フローにおいて不可欠な方法論です。...
chinese
RTL2GDS：逻辑等效性检查，LEC
RTL进入流片阶段前，需要经过大量EDA工具的处理。这个过程中真的不会出现任何错误吗？如果工具因错误额外添加了一个反相器，会产生什么后果？ 形式验证 ，尤其是 逻辑等价性检查（LEC） ，已成为现代ASIC设计流程中不可或缺的方法论。...
russian
RTL2GDS: Проверка логического эквивалента, LEC
Перед выпуском в производство RTL проходит множество инструментов EDA. Может ли этот процесс быть полностью свободным от ошибок? Что, если ошибка в...
korean
RTL2GDS: Logical Equivalance Check, LEC
RTL이 Tape-out 될 때까지 정말 많은 EDA Tool을 거칩니다. 이 과정에 Bug가 한 번도 없을까요? Tool이 버그로 Inverter 하나를 더 추가했다면 어떻게 될까요? Formal Verification , 그중에서도 Logic Equivalence...