Founder of VLSI Korea. Staff Engineer at Synopsys — STA and physical-design methodology for advanced-node tape-outs. EE BS·MS · MBA. Writes from Seoul.
russian
Полупроводниковая промышленность представляет собой вершину технологической цивилизации человечества, но в то же время является самым строгим испытанием...
korean
반도체 산업은 인류 기술 문명의 정점이자, 동시에 가장 가혹한 자본의 시험대이기도 하다. 트랜지스터 하나를 더 집적하기 위해 투입되는 물리적 노력은 이제 조 단위의 자본 지출(CAPEX)과 연결되며, 공학적 성공은 반드시 경제적 타당성이라는 문턱을 넘어야만 가치를 인정받는다....
japanese
1. 序論: デジタル集積回路設計における時間的整合性 現代の半導体設計、特に数十億個のトランジスタが集積されるASIC（特定用途向け集積回路）設計フローにおいて、RTL（レジスタ転送レベル）コードが実際のシリコン（GDSII）に実装されるためには、機能的正確性（Functional...
chinese
1. 引言： 数字集成电路设计中的时序完整性 在现代半导体设计中，特别是涉及数十亿晶体管集成的ASIC（专用集成电路）设计流程中，RTL（寄存器传输级）代码要转化为实际硅片（GDSII）实现，不仅需要确保功能正确性，还必须满足时序、功耗、噪声等物理特性约束条件。...
English
1. Introduction: Timing Integrity in Digital Integrated Circuit Design In modern semiconductor design, particularly in the design flow of ASICs...
korean
1. 서론: 디지털 집적회로 설계의 시간적 무결성 현대 반도체 설계, 특히 수십억 개의 트랜지스터가 집적되는 ASIC(Application Specific Integrated Circuit) 설계 흐름에서 RTL(Register Transfer Level) 코드가 실제...
japanese
1. 序論：Interconnect-Dominant Eraの到来 現代半導体工学の発展史は、絶え間ない素子スケーリングと集積度向上の歴史として定義できる。ムーアの法則が予測した通り、トランジスタの集積度は約18ヶ月から24ヶ月ごとに倍増し続けており、これは情報処理能力の飛躍的な向上をもたらした。...
chinese
1. 引言：互连主导时代的到来 现代半导体工程的发展史，本质上是持续推进器件微缩与集成度提升的历史。正如摩尔定律所预言，晶体管集成度约每18至24个月便实现翻倍增长，这极大地推动了信息处理能力的飞跃性提升。...
russian
1. Введение: Наступление эры доминирования межсоединений Историю современной полупроводниковой инженерии можно охарактеризовать как непрерывное уменьшение...
korean
1. 서론: Interconnect-Dominant Era의 도래 현대 반도체 공학의 발전사는 끊임없는 소자 Scaling와 집적도 향상의 역사로 정의될 수 있다. Moore's Law이 예측한 바와 같이, 트랜지스터의 집적도는 약 18개월에서 24개월마다 두 배로 증가해...
English
1. The Shift in the Tapeout Paradigm and the Evolution of Physical Verification Semiconductor integrated circuit design has been a relentless battle...
japanese
1.テープアウト・パラダイムの転換と物理的検証の進化 半導体集積回路設計は、過去数十年にわたり絶え間ない複雑性との闘いを続けてきました。数十個のトランジスタから始まった初期の集積回路は、今や7nm、5nm、3nmおよびそれ以下のオングストローム単位プロセスへ移行し、単一ダイダイ上に数百億個のトランジスタを集積する...
