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UCIe란? 칩렛 시대를 잇는 die-to-die 표준의 구조와 trade-off

AI 가속기들이 reticle limit에 도달하면서 칩렛은 선택이 아닌 필수가 됐다. 그런데 다이와 다이를 연결하는 표준이 없으면 외부 칩렛 생태계는 작동하지 않는다. 2022년 출범한 UCIe는 그 빈자리를 메우기 위한 개방형 die-to-die 표준이다. Standard vs Advanced 패키지의 trade-off, 32 GT/s 신호 무결성의 한계, 멀티벤더 interop이 아직 풀리지 않은 이유, 그리고 한국이 칩렛 시대에 가진 강점과 약점을 짚는다.

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HBM4란? 2048비트 인터페이스와 커스텀 베이스 다이가 바꾸는 AI 메모리 게임

HBM3E가 양산 한복판인데 JEDEC은 이미 HBM4 표준을 풀었다. I/O 폭이 두 배인 2048비트, 스택당 1.6-2.0 TB/s, 그리고 베이스 다이를 TSMC가 찍는다는 새 게임 룰 — 메모리 3사 경쟁 구도와 한국 산업에 어떤 의미인지 정리한다.

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High-NA EUV(0.55 NA)란? 1.4nm 시대를 여는 ASML EXE:5000의 진짜 트레이드오프

ASML이 한 대에 약 3억 8천만 달러를 받는 EXE:5000이 Intel 오레곤 팹에 들어간 지 2년이 지났습니다. 0.55 NA는 단순히 '더 작게 그린다'가 아니라, 광학·마스크·레지스트·필드 크기·비용 구조가 전부 한 단계 위로 넘어가는 변곡점입니다. 1.4nm 노드 진입을 결정짓는 이 도구의 실체와, 누가 언제 어떻게 쓸 것인가를 정리합니다.

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CFET(Complementary FET)란? GAA 다음 트랜지스터, 1nm 시대의 핵심

GAA 나노시트가 2nm를 떠받치고 있다면, 그 다음 노드(A14·A10·1nm)를 떠받칠 후보는 CFET(Complementary FET)다. NMOS와 PMOS를 수평이 아니라 위·아래로 쌓아 표준 셀 높이를 4T 이하로 끌어내리려는 시도. 그러나 monolithic과 sequential 두 갈래 모두에 열·콘택·EDA의 난제가 누적된다. imec·Intel·TSMC·삼성의 현재 위치, 그리고 한국 시각에서 봐야 할 watch points를 정리한다.

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하이브리드 본딩(Hybrid Bonding)이란? HBM4·TSMC SoIC·3D NAND를 떠받치는 Cu-Cu 직접 접합

HBM4 16-Hi, TSMC SoIC, 300단 이상 3D NAND. 2026년 반도체 적층 패키징의 분기점 위에 같은 기반 기술이 자리잡고 있다. 마이크로 범프를 없애고 구리(Cu)와 절연막(SiO2)을 직접 접합하는 하이브리드 본딩 — 1μm 미만 피치, 더 낮은 기생 성분, 더 짧은 열 경로를 약속하지만 공정 윈도우는 매우 좁다. 기술의 실체와 trade-off, 누가 잘 하고 있고 한국이 어디에 서 있는지 정리한다.

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BSPDN(후면 전원 공급)이란? Intel 18A·TSMC A16이 베팅한 핵심 기술

2nm 이하에서 신호선과 전원선이 같은 BEOL 자원을 두고 충돌하는 문제는 더 이상 metal stack을 늘려 풀 수 없는 단계에 도달했습니다. BSPDN(Backside Power Delivery Network)은 웨이퍼를 뒤집어 뒷면에 전원망을 따로 형성해 IR drop·셀 밀도·동작 주파수를 동시에 개선하는 구조적 해법입니다. Intel·TSMC·Samsung이 서로 다른 일정과 구현으로 베팅하고 있는 이유를 정리합니다.

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[VLSI CAD] placement가 “진짜로” 중요한 이유와, placer들이 쓰는 3가지 전략

TL;DR ASIC Placement: Router가 울지 않게 만드는 첫 단계 placement는 흔히 “layout 초반 단계”로 불린다. 실제로는 뒤에 올 모든 고통을 미리 결정하는 단계 다. placement가 잘못되면: 그래서 placement는 이렇게 이해하는 게...

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[VLSI CAD] BDD vs SAT: EDA에서 Boolean function을 “표현”할 것인가, “풀” 것인가

TL;DR 1) BDD의 출발점: “decision”을 그래프로 들고 다니기 BDD는 결국 “변수 하나 고르고(분기), 0/1로 내려가며 답(leaf)에 도달”하는 decision graph 다. 핵심 제약은 Ordered : 모든 path에서 변수가 정해진 순서로만...

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Dynamic Power와 Leakage Power의 차이는 무엇인가요?

반도체 chip의 power는 dynamic power와 leakage power(static power)로 나뉩니다. 둘의 원인과 최적화 방법이 다르며, 공정 node에 따라 비중이 변합니다. Dynamic Power란? Dynamic power는 회로가 switching할...

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Power Gating과 Power Switch란 무엇인가요?

Power gating은 사용하지 않는 logic block의 전원을 차단하여 leakage power를 제거하는 기법입니다. Power switch(header/footer)를 통해 전원을 제어하며, UPF로 power intent를 기술합니다. 자세한 원문 참고: ...

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Verilog(.v)와 SystemVerilog(.sv) 파일이란 무엇인가요?

Verilog(.v)와 SystemVerilog(.sv)는 반도체 설계에서 가장 널리 사용되는 HDL(Hardware Description Language) 파일입니다. RTL 설계부터 gate-level netlist까지, 설계 flow 전반에서 사용됩니다. 이 글에서는 두...

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VHDL(.vhd)과 EDIF(.edif) 파일이란 무엇인가요?

VHDL과 EDIF는 Verilog만큼 자주 접하지는 않지만, 특정 분야와 legacy design에서 여전히 사용되는 중요한 format입니다. VHDL은 항공/군사 분야에서 선호되며, EDIF는 tool 간 netlist 교환에 사용됩니다. VHDL(.vhd)의 기본 구조...

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