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EUV 노광에서 마스크가 받는 광량과 입자 환경 속에서, 펠리클은 단 수십 nm 박막으로 입자는 막고 13.5nm 광은 통과시켜야 한다. 단일 패스 투과율 90%·왕복 81%·열 부하·기계적 강도 — 이 모순 요구가 어떻게 풀려 왔는지, 그리고 High-NA EUV 진입과 함께 왜 다시 한 번 펠리클이 산업적 화두가 됐는지를 ASML·미쓰이·S&S Tech·삼성·TSMC의 행보를 통해 본 EUV 펠리클 현주소.
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AI 시대 메모리는 HBM 만이 아니다. 컨슈머 GPU·AI 인퍼런스·오토모티브 — HBM 의 가격과 패키지 복잡도를 감당할 수 없는 시장이 GDDR7 로 빠르게 갈아탄다. PAM-3 시그널링으로 핀당 32-36 Gbps 를 달성하는 GDDR7 의 구조와 trade-off, 삼성·SK하이닉스·마이크론 3사 구도, 그리고 한국 메모리 산업에 미치는 영향을 정리한다.
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AI 가속기 패키지가 reticle 4~5배 면적까지 커지면서 300mm 웨이퍼는 더 이상 효율적인 캔버스가 아니다. 사각 패널에 KGD를 재배치하고 RDL을 그리는 FOPLP가 그래서 다시 떠오른다. 단, 패널 휨·RDL 정밀도·장비 생태계라는 세 벽을 넘어야 한다.
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엔비디아 B200·GB200, 그리고 다음 세대 가속기는 모두 한 가지에 묶여 있다 — CoWoS-L 이라는 TSMC 의 하이브리드 인터포저. RDL 위에 LSI 실리콘 브릿지를 박아 5~6 레티클 면적의 패키지를 yield 있게 만드는 이 기술이 왜 AI 인프라의 진짜 병목인지, 누가 따라잡을 수 있는지, 한국은 어디에 서 있는지를 정리한다.
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DRAM이 평면 미세화의 한계에 도달하면서 셀 트랜지스터를 수직으로 세우고 셀 어레이를 적층하는 3D DRAM이 다음 노드의 핵심으로 떠오른다. 4F² VCAT, 페리 분리 하이브리드 본딩, 셀 어레이 적층까지 단계별 로드맵과 한국 메모리에 미치는 구조적 영향을 정리한다.
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FinFET이 5nm에서 한계에 부딪힌 뒤, 3nm 이하 leading-edge 노드는 모두 GAA 나노시트로 갈아탔다. 채널을 핀에서 가로로 쌓은 얇은 시트로 바꾸는 이 변화는 단순히 'fin을 눕힌 것' 이상의 의미를 갖는다. 시트 너비를 디자인하면서 driving force와 leakage를 동시에 통제할 수 있게 된 이 구조의 동작 원리, 공정 난이도, 그리고 Samsung·TSMC·Intel의 노선 차이를 정리한다.
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GPU 옆에 HBM을 12-Hi, 16-Hi로 쌓아올려도 결국 데이터는 좁은 통로를 왕복해야 한다. PIM(Processing-in-Memory)은 메모리 셀에서 읽은 데이터를 바깥으로 내보내지 않고 그 자리에서 계산해 'memory wall'을 우회한다. Samsung HBM-PIM, SK Hynix AiM의 구조부터 SW 스택의 약한 고리, JEDEC 표준화 동향까지 정리했다.
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AI 가속기 die의 30~40%를 차지하는 SRAM이 N3·N2에서도 거의 줄지 않는 정체. CFET이 양산되기 전 그 사이를 메우는 카드가 Forksheet FET이다. N과 P 사이에 수직 절연벽을 세워 셀 높이를 약 20% 압축하는 imec발 구조 변형의 동작 원리, 공정 난이도, TSMC·Samsung·Intel의 도입 전망, 그리고 한국 파운드리·EDA 생태계에 미칠 영향을 정리한다.
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1.6T 이더넷, NVLink 5, CPO, UCIe 외부 IO까지 — 차세대 AI 인프라의 채널당 데이터레이트가 224Gb/s로 빠르게 이동하고 있다. PAM-4 변조와 56GHz Nyquist, 그리고 DSP·FEC가 결합된 224G SerDes의 동작 원리, 어려움, 주요 IP 플레이어, 그리고 한국 반도체 생태계가 받는 영향까지 정리한다.
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CXL 3.0은 PCIe 6.0 PHY 위에서 64GT/s 대역폭과 fabric 토폴로지, 메모리 sharing·pooling을 지원하는 차세대 캐시-코히어런트 인터커넥트입니다. AI 서버의 메모리 병목과 디스어그리게이션을 가능하게 만들지만, latency budget·스위치 silicon 복잡도·OS 지원이 모두 만만치 않습니다. 기술의 실체와 누가 잘하고 있는지, 한국 메모리에 어떤 의미인지 정리합니다.
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CoWoS-L이 8x reticle 패키지를 만들면서 organic substrate의 워페이지·신호 손실·면적 한계가 드러나고 있다. 글래스 코어 기판은 silicon에 가까운 CTE, 낮은 dielectric loss, 우수한 평탄도로 다음 substrate 후보로 거론된다. Intel은 2030년, Samsung·SKC/Absolics는 2026-2028년 양산 진입을 목표로 한다. TGV 형성, RDL adhesion, 패널 라인 인프라가 핵심 트레이드오프다.
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AI 클러스터의 백본 스위치 IO가 ASIC보다 더 많은 전력을 먹는 시대가 됐습니다. CPO(Co-packaged Optics)는 그 한계를 우회하기 위해 광 엔진을 패키지 안으로 끌어들이는 카드입니다. NVIDIA·Broadcom·TSMC·Marvell이 동시에 양산을 밀고 있지만 thermal, 서비스성, fiber 정렬, EDA 도구까지 풀어야 할 숙제가 입체적으로 쌓여 있습니다. 이 글은 CPO의 실체와 trade-off, 그리고 한국 반도체 입장에서의 함의를 정리합니다.
