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MRDIMM이란? DDR5의 대역폭 한계를 다중 rank mux로 넘는 AI 서버 메모리의 backbone

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MRDIMM이란? DDR5의 대역폭 한계를 다중 rank mux로 넘는 AI 서버 메모리의 backbone

CPU 코어 수는 빠르게 늘지만 DDR5 채널당 대역폭은 그보다 느리게 성장한다. MRDIMM은 RCD와 데이터 버퍼(DB)에 mux 회로를 더해 두 rank를 host 입장에서 하나의 더 빠른 sub-channel로 묶는 JEDEC 표준이다. Intel Granite Rapids가 첫 적극 채택 플랫폼이고, 한국 메모리 3사 모두 양산 라인업에 올리고 있다. 이 글은 MRDIMM의 동작 원리, DB IC의 mux 회로 난점, latency·열·가격의 trade-off, 그리고 한국 메모리 산업이 mix 측면에서 얻는 것이 무엇인지

By Chase Na - Semiconductor Design Engineer
Daily Silicon: 엔비디아 호실적 후폭풍, ASIC·소재 지형을 흔들다

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Daily Silicon: 엔비디아 호실적 후폭풍, ASIC·소재 지형을 흔들다

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: NVIDIA Q1 FY27 호실적의 후폭풍이 ASIC·소재·메모리 전 레이어로 번지는 한 주다. 앤트로픽이 마이크로소프트 Maia 200 도입을 협상 중이고, Broadcom AI 매출은 분기 8.4B 달러(+106% YoY)로 추격자가 아닌 보완재로 자리 잡았다. 한국에서는 삼성전기가 美 빅테크에 1.6조 원 AI

By Chase Na - Semiconductor Design Engineer
TSV란? HBM과 3D 적층의 정맥, hybrid bonding 시대에도 사라지지 않는 backbone

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TSV란? HBM과 3D 적층의 정맥, hybrid bonding 시대에도 사라지지 않는 backbone

HBM의 정중앙을 수직으로 관통하는 수천 개의 구리 기둥, TSV는 12단·16단 적층이 표준이 된 지금 HBM이라는 부품이 존재할 수 있는 물리적 조건입니다. hybrid bonding이 TSV를 대체한다는 표현이 자주 등장하지만, 두 기술은 같은 stack 위에서 공존합니다. 이 글은 TSV의 공정 원리, KOZ·yield 트레이드오프, 그리고 한국 메모리 산업의 구조적 우위를 분석합니다.

By Chase Na - Semiconductor Design Engineer
Daily Silicon: 엔비디아 816억·Q2 가이드 910억 — parabolic

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Daily Silicon: 엔비디아 816억·Q2 가이드 910억 — parabolic

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: 엔비디아가 5월 20일 장 마감 후 Q1 FY27 매출 816억 달러, EPS 1.87달러로 컨센서스를 줄줄이 상회했고, 2분기 가이던스 910억 달러와 함께 800억 달러 자사주 매입·분기 배당 25배 인상까지 던졌다. 같은 주에 TSMC 애리조나 팹은 Q1 영업이익이 2025년 연간 이익을 한 분기에

By Chase Na - Semiconductor Design Engineer
Metal Oxide Resist란? High-NA EUV의 stochastic defect를 깨는 차세대 photoresist의 backbone

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Metal Oxide Resist란? High-NA EUV의 stochastic defect를 깨는 차세대 photoresist의 backbone

High-NA EUV 시대의 첫 병목은 장비가 아니라 photoresist다. Stochastic defect를 풀기 위해 도입되는 Metal Oxide Resist(MOR) — Inpria의 organotin cluster를 중심으로 한 차세대 EUV 레지스트의 동작 원리, RLS triangle, 양산 트레이드오프, 그리고 한국 소부장의 진입 가능성을 정리한다.

By Chase Na - Semiconductor Design Engineer
Daily Silicon: 엔비디아 D-day, 메모리 PT 트리플 상향

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Daily Silicon: 엔비디아 D-day, 메모리 PT 트리플 상향

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: 오늘 엔비디아가 회계 1분기 실적을 발표한다. 컨센서스는 매출 $78B·DC $73B로, 옵션 시장이 ±8~10% 변동을 가격화한 가운데 시장 관심은 Blackwell → Rubin 인수인계 매끄러움 한 가지에 쏠려 있다. 한편 5월 19일 미즈호는 마이크론($800), TXN($300), STM($68) 가격목표를 동시에 끌어올렸고, 노무라는 한국

By Chase Na - Semiconductor Design Engineer
Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

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Row Hammer란? DDR5 PRAC·RFM으로 막아내는 DRAM 셀 간섭의 backbone

Row Hammer는 2014년 학계에 처음 공개된 후 10년 넘게 DRAM 미세화의 그림자를 따라다녀 왔다. DDR5 세대에서 JEDEC이 PRAC을 spec으로 끌어들이면서 다시 메인스트림 이슈로 부상했고, AI 서버처럼 메모리 utilization이 극단으로 올라가는 환경에서 셀 한 row에 가해지는 activation 스트레스를 어떻게 row 단위로 카운트하고 막을 것인가가 1c/1d 노드 양산 안전성을 좌우한다.

By Chase Na - Semiconductor Design Engineer
AI 반도체 스타트업: 망할까 성공할까?

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AI 반도체 스타트업: 망할까 성공할까?

AI 반도체 설계 분야에서 의미 있는 수익을 내는 주체를 정리하면 아래와 같다. 1. NVIDIA와 Google 2. Hyperscaler들이 사용할 전용 반도체를 대신 만들어주는 Broadcom과 Marvell, Qualcomm, MediaTek 과 몇 개의 반도체 회사 정도. 손에 꼽는다. 나머지는 이 가치사슬의 어딘가에 끼어 있거나, 끼지 못한 채 narrative와 자본으로 버티고 있다. 대부분의 AI 반도체

By Chase Na - Semiconductor Design Engineer
Daily Silicon: TSMC 패키징 수율 98% — 사이클 정점의 균열

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Daily Silicon: TSMC 패키징 수율 98% — 사이클 정점의 균열

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: 월요일 글로벌 반도체 흐름은 두 갈래로 갈렸다. 한쪽에서는 TSMC가 CoWoS 수율 98%·2026년 5개 신규 fab·2nm 70% CAGR을 선언하고 Morgan Stanley·Citi가 NVDA·Intel 목표가를 한꺼번에 상향했다. 다른 한쪽에서는 수원지법이 삼성 파업 가처분을 인용했고 전 삼성 DS 사장 경계현이 'H2 2027부터

By Chase Na - Semiconductor Design Engineer
PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

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PCIe 6.0이란? PAM-4·FLIT·FEC로 64GT/s를 넘는 AI 서버 백플레인의 다음 세대

AI 서버 한 노드의 IO 병목을 다시 두 배로 풀어주는 카드가 PCIe 6.0이다. 처음으로 NRZ에서 PAM-4로 modulation을 바꾸고, 가변 TLP 대신 256B FLIT을 도입하며, FEC까지 얹는다. CXL 3.0이 그대로 위에 올라가기 때문에 메모리 풀링의 실용화는 PCIe 6.0의 보급 속도와 정확히 묶여있다. 한국 SSD·메모리 회사가 어디서 영향을 받고, retimer 같은 신호 인프라는 왜 비어있는지 본다.

By Chase Na - Semiconductor Design Engineer
Daily Silicon: 노무라 SKH 400만, 키오시아 48배 — 그리고 파업이 온다

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Daily Silicon: 노무라 SKH 400만, 키오시아 48배 — 그리고 파업이 온다

현직 반도체 엔지니어가 오늘 읽은 뉴스 요약: 노무라가 5월 17일 SK하이닉스 목표주가를 사상 첫 ₩4,000,000으로 끌어올리고 키오시아는 4~6월 분기 순익 48배 증가 가이드를 던지며 메모리 재평가가 '구조적 성장주' 단계로 진입했다. 같은 주에 삼성은 5월 14일부터 'warm-down' 비상 가동을 시작했고, 5월 21일 45,000명

By Chase Na - Semiconductor Design Engineer
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