![[VLSI CAD] Two-Level Logic Minimization이 어려운 이유](https://images.unsplash.com/photo-1642952469120-eed4b65104be?crop=entropy&cs=tinysrgb&fit=max&fm=jpg&ixid=M3wxMTc3M3wwfDF8c2VhcmNofDJ8fGFsZ29yaXRobXxlbnwwfHx8fDE3NjkzMzE5NjV8MA&ixlib=rb-4.1.0&q=80&w=600)
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[VLSI CAD] Two-Level Logic Minimization이 어려운 이유
TL;DR EDA는 heuristic + pruning+ branch-and-bound 로 “충분히 좋은 답”을 빠르게 만든다. Two-Level Logic Minimization란 ? 상황 스위치가 3개 있다고 하자. 전구 F 는 아래 세 가지 경우 에 켜진다. 즉, F...
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반도체 산업과 전략 경영: Framework 적용과 분석
MBA에서 전략 강의를 수강할 때 듣는 말이 있다. 충분한 Data, 적절한 Framework면 모두를 설득 할 수 있다. 반도체 비즈니스도 마찬가지다. 그러나 반도체 비즈니스는.. 경쟁자가 많고, 다른 어떤 산업보다 큰 비용이 들어가는 사업이라, 다른 산업보다 전략 설정이 더...
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International marketing: 내 반도체 제품을 외국에 팔기
인공지능도, 자율주행도, 전쟁 드론도 반도체를 기반으로 동작한다. 반도체 산업은 현대 문명의 근간을 이루는 물리적 기초이며, 그 기술적 메커니즘은 전 세계 어디에서나 동일하게 작동하는 보편적 언어와 같다. 그러나 미중 무역분쟁을 보면, 가장 먼저 판매를 금지시키는 것이 AI...
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반도체 조직 설계와 인사 관리
1. Intro: "반도체는 기술 + 노동 집약 산업이다." 반도체 업계의 모든 시선은 극자외선(EUV) 노광 장비의 수율, AI enabled Design, 전자설계자동화(EDA) 툴의 알고리즘 고도화에 쏠려 있습니다. 그러나 공학적 관점에서 가장 정밀한 회로를 그려내는...
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반도체 경제학: 관리 회계, 수율에 따른 제품 포트폴리오
반도체 산업은 인류 기술 문명의 정점이자, 동시에 가장 가혹한 자본의 시험대이기도 하다. 트랜지스터 하나를 더 집적하기 위해 투입되는 물리적 노력은 이제 조 단위의 자본 지출(CAPEX)과 연결되며, 공학적 성공은 반드시 경제적 타당성이라는 문턱을 넘어야만 가치를 인정받는다....
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RTL2GDS: Static Timing Analysis, Engineering Chage Order. STA & ECO
1. 서론: 디지털 집적회로 설계의 시간적 무결성 현대 반도체 설계, 특히 수십억 개의 트랜지스터가 집적되는 ASIC(Application Specific Integrated Circuit) 설계 흐름에서 RTL(Register Transfer Level) 코드가 실제...
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RTL2GDS: Parasitic Extraction, PEX
1. 서론: Interconnect-Dominant Era의 도래 현대 반도체 공학의 발전사는 끊임없는 소자 Scaling와 집적도 향상의 역사로 정의될 수 있다. Moore's Law이 예측한 바와 같이, 트랜지스터의 집적도는 약 18개월에서 24개월마다 두 배로 증가해...
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RTL2GDS: Physical Verification, PV, ERC, LVS, DRC 반도체 물리적 검증
1.Tapeout 패러다임의 전환과 물리적 검증의 진화 반도체 집적회로 설계는 지난 수십 년간 끊임없는 복잡성과의 투쟁을 이어왔습니다. 수십 개의 트랜지스터로 시작된 초기의 집적회로는 이제 7nm, 5nm, 3nm 및 그 이하의 Angstrom 단위 공정으로 진입하며, 단일...
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RTL2GDS: Place and Route, P&R 반도체 물리적 설계
현대 반도체 산업은 Moore's Law가 예측한 트랜지스터 집적도의 한계를 끊임없이 돌파하며 나아가고 있습니다. 수십억 개의 트랜지스터가 손톱만한 실리콘 Die 위에 집적되는 VLSI 시대입니다. RTL 코드를 실제 제조 가능한 물리적 레이아웃인 GDS 파일로 변환하는 ...
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RTL2GDS: Logical Equivalance Check, LEC
RTL이 Tape-out 될 때까지 정말 많은 EDA Tool을 거칩니다. 이 과정에 Bug가 한 번도 없을까요? Tool이 버그로 Inverter 하나를 더 추가했다면 어떻게 될까요? Formal Verification , 그중에서도 Logic Equivalence...
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RTL2GDS: DFT. SCAN, BIST, ATPG 테스트를 위한 설계 방법론
반도체 품질 보증과 DFT의 진화 현대 반도체 산업, 특히 System on Chip 설계 분야에서 Design for Testability, 이하 DFT는 제조 후 검증을 위한 설계를 넘어, 전체 제품의 생명 주기와 경제성 을 결정짓는 핵심 공학 분야로 자리 잡았습니다....
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RTL to GDSII: Logic Synthesis (합성) - Constraints(SDC) 기반의 Gate-level 변환 원리
현대 반도체 설계, 특히 ASIC(Application Specific Integrated Circuit) 설계 흐름에서 Logic Synthesis는 추상적인 인간의 논리(RTL 혹은 HDL)를 물리적인 실리콘의 현실(Gate-level Netlist)로 구체화하는 가장...